机译:使用增强型混合电源门控结构的待机和动态功耗最小化,用于深亚微米CMOS VLSI
St Josephs Coll Engn, Dept ECE, Madras 600119, Tamil Nadu, India;
Alliance Coll Engn & Design, Dept ECE, Bangalore 652106, Karnataka, India;
St Josephs Coll Engn, Dept CSE, Madras 600119, Tamil Nadu, India;
Vellore Inst Technol, Dept ECE, Vellore, Tamil Nadu, India;
Low power; Power gating; Leakage power; Power dissipation;
机译:低压深亚微米CMOS IC的多模式电源门控结构
机译:低压深亚微米CMOS IC的多模式电源门控结构
机译:低压深亚微米CMOS IC的多模式电源门控结构
机译:最小化纳米级CMOS VLSI中待机泄漏功率的新技术
机译:深亚微米CMOS工艺中的低功耗高性能VLSI设计。
机译:随机纳米氮化钛晶粒引起的动态功率延迟的特性波动以及全能门纳米线CMOS器件和电路的纵横比效应
机译:采用浅沟槽隔离的深亚微米VLsI CmOs器件的闭合背栅偏置相关反向窄通道效应模型
机译:深亚微米系统的待机电源管理架构