机译:具有提升电荷陷阱节点(L-CTN)方案的2位嵌入式通道存储器的表征
Inter-University Semiconductor Research Center and School of Electrical Engineering and Computer Science, Seoul National University, Seoul 157-742, Korea;
2-bit recessed channel memory; lifted-charge trapping node (L-CTN) scheme; short channel effect (SCE); second bit effect (SBE); bottom-side effect (BSE); V_(TH) window;
机译:具有提升电荷陷阱节点的2位嵌入式通道非易失性存储设备
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机译:用于2位/单元SONOS闪存单元的嵌入式通道结构中的间隔型存储节点的最佳设计
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