配線アクティビティを考慮した3次元積層プロセッサ向けフロアプランナーのための熱評価手法

摘要

The 3D-stacked silicon technology is reported to improve performance-power ratio of semiconductor along with microfabrication technology. While the 3D-stacked technology is also expected various advantages to design microprocessors, it is growing important problem to control heat-generation caused by layered structure. Our research group is developing a 3D module mapper based on switching activity to obtain optimal wire length for a electrical power saving floorplan. This report discusses layouts from our floorplaner introducing evaluation of heat-generation to achieve balancing heat density and reducing maximum temperature.%半導体の電力性能比を向上させる技術として，プロセスの微細化に加え，3次元積層が有効に働くことが報告されている.マイクロプロセッサの設計においても3次元化による様々な利点が期待される一方で，積層が生じさせる熱の扱いは重要な課題となっている.我々は，スイッチングアクティビティに基づいて配線長を決定し，省電力なフロアプランを得る3次元用モジュールマツパーを開発している.本研究報告では，熱密度のバランスと最大温度の削減を目的として，フロアプランナーに熱評価を導入し，得られた配置について議論する.