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机译:功率VD MOSFET结构中由位错引起的漏漏电流的抑制
Device Engineering Department, Department of Solid State Engineering, Faculty of Nuclear Sciences and Physical Engineering, ON Semiconductor Czech Republic, Czech Technical University in Prague, Rožnov pod Radhoštěm, Prague, Czech RepublicCzech Republic;
Etching; Silicon; Plasma temperature; Furnaces; Transistors;
机译:功率VD MOSFET结构中由位错引起的穿通导致漏源漏电流
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机译:对“通过低功率电源片上系统应用的源/漏工程抑制绝缘硅上MOSFET的漏极感应势垒降低的修正”
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机译:SOI MOSFET的漏极泄漏和热载流子可靠性。
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机译:SIC VD-MOSFET中单事件漏电流机制的重离子微观研究