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殷慧萍;
珠海零边界集成电路有限公司,519015;
高频; 锁相环; 版图; 布局; 匹配; LOD效应; WPE效应;
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机译:延迟触发器(DFF)的亚稳定性会影响时钟和数据恢复(CDR)以及锁相环(PLL)电路。
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机译:用于高频时钟分配芯片的砷化镓锁相环电路的设计
机译:350 mHz双极单片pLL(锁相环)
机译:用于调整无线电接收机中的频带滤波器的电路布局和方法具有频带滤波器,压控振荡器,调谐器,参考振荡器,锁相环(PLL)致动器,均衡器和微控制器。
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机译:锁相环电路,失调PLL发送器,通信用高频集成电路以及无线通信系统
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