基于FPGA的高速海量FIFO的设计

摘要

为了解决视频信号的大量存储及视频延时问题,研究了一种以DDR2 SDRAM为存储体的高速海量FIFO设计方法.该方法通过采用FPGA对DDR2 SDRAM进行控制,以状态机来描述其各种时序操作,来完成DDR2 SDRAM的命令和数据的接口,从而实现数据的正确有序的存取.另外,流水式处理的方式,也保证了输入输出数据的连续性.经过最终硬件的成型和下栽调试,验证了该方法的可行性和可靠性.该系统已经成功应用于视频的延时处理.