University of Ottawa (Canada).;
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机译:在FPGA上用Verilog HDL实现的高速故障注入工具,用于测试容错设计
机译:使用Verilog HDL在安全集成电路中三重数据加密标准对称密钥算法中的河豚优势
机译:Altera Max Plus II开发环境在故障仿真和基于核心的顺序电路的测试实现
机译:使用Verilog HDL的管道FFT架构实现。
机译:肝素耐药患者的治疗有益处吗?最大化体外循环中的生物相容性:将ATryn®重组抗凝血酶III和Carmeda®肝素结合的灌注回路相结合:一个案例系列
机译:利用FpGa上的Verilog HDL实现高速故障注入工具,用于测试容错设计