纳米工艺下集成电路的容软错误锁存器设计

摘要

集成电路产业是信息技术产业的基础和核心，也是国家关注的战略性产业。随着半导体技术的飞跃式进步，集成电路的性能在不断提高的同时，所面临的可靠性问题也越来受到人们的关注。随着半导体工艺的飞速发展，集成电路的特征尺寸已进入纳米时代，供电电压和敏感节点能储存的电荷也随之减小，CMOS电路受到辐射影响更容易发生软错误。
　　本文针对纳米工艺下集成电路的软错误问题，在研究现有加固锁存器设计的基础上，提出有效的加固锁存器设计方案，本文主要工作如下:
　　本文提出了能够容忍单粒子单节点翻转的STSRL锁存器。该锁存器采用了1P-2N单元、输入分离的钟控反相器以及C单元，使得本锁存器对单粒子翻转能够实现自恢复，并且可以用于时钟门控电路。STSRL锁存器通过采用高速通路设计用以减小延迟，采用钟控设计用以降低功耗。该锁存器不仅能够容忍单粒子单节点翻转，还能够自恢复，具有良好的加固能力。同时相比于已有的加固锁存器其开销大幅降低。HSPICE仿真结果表明，相比于HLR-CG1、HLR-CG2、TMR、HiPeR-CG锁存器，STSRL锁存器的功耗平均下降了44.40％，延迟平均下降了81％，PDP平均下降了94.20％，面积开销平均减少了1.80％。
　　本文提出了能够容忍单粒子双节点翻转的SEDNUTL锁存器，该锁存器采用了双模冗余容错技术，它能够同时容忍单粒子单节点翻转和单粒子双节点翻转。与同类型能容忍DNU的DOUNT、Delta DICE、DNCS、HRDUNT、NTHLTCH加固锁存器设计相比，SEDNUTL锁存器的延迟平均下降了90.66％，功耗平均增加了14.74％，PDP平均下降了90.27％，面积平均减少了16.22％;而且在供电电压、工作温度和阈值电压波动时，该锁存器的延迟对其变化不敏感。

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致谢

摘要

第一章 绪论

1．1 研究背景及意义

1．2 研究现状

1．3 研究内容和创新点

1．4 本文组织结构

第二章 单粒子效应的基础知识

2．1 辐射效应

2．1．1 单粒子效应

2．1．2 单粒子效应模型

2．2 EDA仿真工具

2．2．1 HSPICE

2．2．2 HSPICE使用

2．2．3 实例分析

2．3 本章小结

第三章 单粒子翻转加固锁存器设计方法

3．1 标准静态锁存器

3．2 C单元

3．3 单粒子单节点翻转加固锁存器

3．3．1 SIN-LC锁存器

3．3．2 HLR锁存器

3．3．3 HiPeR锁存器

3．3．4 FERST锁存器

3．3．5 TMR锁存器

3．3．6 HLR-CG1锁存器

3．3．7 HLR-CG2锁存器

3．4 单粒子双节点翻转加固锁存器

3．4．1 Delta DICE锁存器

3．4．2 NTHLTCH锁存器

3．4．3 HRDNUT锁存器

3．4．4 DNCS锁存器

3．5 本章小结

第四章 本文提出的加固锁存器设计

4．1 容单粒子单节点翻转的STSRL锁存器

4．1．1 电路结构和工作原理

4．1．2 容错原理

4．1．3 仿真验证

4．1．4 性能评估

4．2 容忍单粒子双节点翻转的SEDNUTL锁存器

4．2．1 电路结构和工作原理

4．2．2 容错原理

4．2．3 仿真验证

4．2．4 性能评估

4．2．5 PVT变化对锁存器性能的影响

4．3 本章小结

第五章 总结与展望

5．1 全文总结

5．2 工作展望

参考文献

攻读硕士学位期间的学术活动及成果情况