15mmプロセスにおける低電力な耐ソフトエラーラッチの設計

摘要

近年の微細化により，ソフトエラーによる信頼性低下が問題視されている．従来，DICEやフリップフロップの多重化といった耐ソフトエラー技術が提案されてきた．電力制約はさらに厳しさをます中，低電力で高耐性をもつ技術の研究が急務となっている．本研究では，低電力な耐ソフトエラーラッチであるNew-SEHラッチをNCSU15nm のPDKを用い，実装·評価を行う．SEHラッチと比較し，最大で84.39%の電力削減効果を達成した．