逐次逼近型模数转换器数字校准技术研究与实现

摘要

近年来，低功耗高精度的逐次逼近型模数转换器（SAR ADC）被广泛地应用于便携式数字信号处理设备。在纳米级CMOS工艺下，电容失配、比较器噪声和失调等误差使得模拟设计愈加困难。数字校准技术能降低模拟设计难度和设计周期，并且能充分利用工艺演进带来的功耗和性能优势，因此采用该技术的ADC设计越来越普遍。
　　首先分析了SAR ADC的主要误差来源，包括采样时钟抖动、电容失配、比较器失调、对地耦合电容、电路不完全建立和器件热噪声，并对其建立了数学模型。然后对SAR ADC进行了分类，并总结了针对不同结构SAR ADC的数字校准技术。
　　研究了SAR ADC的自校准技术，针对其面积和速度问题做了改进，提出了适用改进后SAR ADC结构的改进型自校准技术。该算法通过两个对称的桥接的电容阵列间相互校准，大大减少了ADC电容阵列的总面积，并且切断了数字校准技术对模拟电路和RAM的依赖，使得算法可以工作于片外。在12比特100MS/s采样率SAR ADC模型中，仿真结果表明，校准后SNDR和SFDR由42.6dB和55.6dB分别提高到了72.6dB和89.1dB，提高了5个有效比特位数；DNL和INL分别由1.14LSB和25.6LSB降低为1LSB和0.78LSB。
　　同时本文还研究了一种基于扰动的数字校准算法，该算法能够工作在后台，实时校准ADC误差，且对电容失配有更大的容限。在12比特100MS/s采样率SAR ADC模型中，仿真结果表明，校准后SNDR从59.7dB提高到了70.7dB，相当于有效比特位数提高了近两位，SFDR从66.0dB提高到了90dB左右，DNL和INL分别从2.2和3.5 LSB降低到了0.49LSB和0.49LSB。
　　最后对不同算法做了综合对比，并对基于扰动的SAR ADC数字校准算法做了全流程ASIC设计，完成了低压数字库的重定制使得数字功耗进一步降低。在SMIC0.13μm CMOS下，数字校准电路部分芯片面积为1.0×0.6mm2。

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缩略词表

第一章 引言

1.1研究背景及意义

1.2国内外研究现状

1.3论文内容与组织安排

第二章 逐次逼近型模数转换器概述

2.1 SAR ADC的工作原理

2.2 SAR ADC的分类

2.3 ADC的性能指标

2.4 SAR ADC误差分析

2.5本章小结

第三章改进的SAR ADC自校准算法研究

3.1 SAR ADC自校准算法及结构

3.2自校准算法及其局限性

3.3改进的自校准算法SAR ADC结构建模

3.4电容失配误差校准

3.5桥接电容校准

3.6比较器失调消除

3.7算法性能仿真验证及综合性能对比分析

3.8本章小结

第四章基于扰动的SAR ADC数字校准算法研究

4.1高速SAR ADC设计的问题

4.2传统电荷重分配型SAR ADC模型

4.3 Sub-Radix-2 SAR ADC结构

4.4电容误差与Radix估计

4.5电容失配去除

4.6算法性能仿真验证

4.7校准算法综合对比分析

4.8本章小结

第五章 基于扰动的校准算法ASIC实现

5.1算法RTL设计实现

5.2标准数字单元库ASIC设计实现

5.3基于标准库的低压低功耗数字库重定制设计及功耗优化

5.4本章小结

第六章 总结与展望

6.1总结

6.2展望

致谢

参考文献

个人简历

攻读硕士学位期间的研究成果