14bit 250MS/s流水线ADC中采样保持电路的设计

摘要

高速高精度的流水线型模数转换器(Pipeline ADC)广泛应用于通信、军工、医疗等领域，而采样保持电路(Sample and Hold Circuit，S/H)是Pipeline ADC中最重要的组成部分之一，它决定了整个ADC的性能，因此，设计高速高精度的Pipeline ADC中的采样保持电路对于ADC的研究和设计具有重大的意义。
　　论文设计了一种应用于14bit250MS/s流水线型ADC的采样保持电路。论文介绍了近几年ADC的发展现状和研究热点;详细分析了Pipeline ADC和适用于本论文设计要求的时间交织型ADC的工作原理，以及时间交织系统可能引入的几种误差，如失调不匹配、转换增益不匹配、采样时刻偏差等;设计了一种采用增益自举技术的折叠共源共栅运算放大器;完成了高性能的传输门(CMOS)开关和自举(Bootstrap)开关的设计;根据噪声、功耗以及版图面积综合计算了采样电容的值;改进了一种通道间运算放大器共享技术，减少了运算放大器的个数以降低功耗;设计了一种应用于时间交织型模数转换器中的二分频电路，起到对准时钟相位的作用。整体电路只用到一个运算放大器，由两个通道在不同相位切换使用，每个通道上采用相同结构，均为电容翻转式的采样保持电路结构，降低了对运算放大器的性能要求，降低了功耗。
　　基于SMIC0.18μm1P6M工艺设计了版图。后仿真结果表明，在输入正弦信号频率为10.7421875MHz，采样频率为250MS/s时，采样保持电路的SNDR为76.71dB，SFDR为89.47dB，ENOB达到12.45bit，均达到了设计指标要求。

目录

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摘要

第一章 绪论

1．1 论文的背景与意义

1．2 国内外研究现状

1．3 研究目标和主要内容

1．4 组织结构

第二章 时间交织型流水线ADC及采样保持电路的概述

2．1 流水线ADC的结构和工作原理

2．2 ADC的性能参数

2．2．1 静态参数

2．2．2 动态参数

2．3 时间交织型ADC的结构和工作原理

2．4 时间交织型ADC的非理想因素

2．4．1 失调不匹配的影响

2．4．2 转换增益不匹配的影响

2．4．3 带宽不匹配的影响

2．4．4 采样时刻偏差的影响

2．5 采样保持电路的原理及性能指标

2．5．1 采样保持电路的基本原理

2．5．2 采样保持电路的性能指标

2．5．3 采样保持电路的分类

2．6 本章小结

第三章 采样保持电路的设计与仿真

3．1 整体结构设计

3．1．1 采样保持电路的常用结构

3．1．2 时间交织型ADC中采样保持电路的设计

3．2 开关的分析与设计

3．2．1 采样保持电路的噪声分析

3．2．2 开关的设计

3．3 采样电容的分析与计算

3．4 运算放大器的设计

3．4．1 运算放大器的指标确定

3．4．2 运算放大器结构的对比

3．4．3 增益自举运算放大器设计

3．4．4 共模反馈电路设计

3．5 时钟产生电路设计

3．5．1 时钟的误差来源及影响

3．5．2 时钟产生电路设计

3．6 整体电路前仿真

3．7 本章小结

第四章 版图设计和后仿真

4．1 数模混合电路中版图设计技术

4．1．1 数字电路与模拟电路的隔离

4．1．2 匹配性设计

4．1．3 减小版图寄生效应

4．2 采样保持电路的版图设计

4．3 电路后仿真结果及分析

4．4 本章小结

第五章 总结与展望

5．1 总结

5．2 展望

致谢

参考文献

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