14bit 80MHz流水线ADC中的采样保持电路（S/H）的研究与设计

摘要

随着通讯新技术的发展，对信号链路前端的数据转换器的速度和精度也提出了更高的要求。采样保持(S/H)电路单元作为高速高分辨率流水线型模数转换器中的重要单元一直是研究者十分关注的内容。采样保持电路用于流水线型模数转换器的最前端，其信号的建立精度和建立速度直接影响到整个流水线型模数转换器的分辨率和转换速率，同时也是采样保持电路性能评估的主要因素。这里采用基于CHRT CMOS 0.35μm 2P4M 混合信号工艺，3.3V电源电压，研究和设计一个适用于差分输入信号范围为2V，分辨率为14bit，转换速率为80MHz流水线型模数转换器中的采样保持电路。在输入满幅度，38.94MHz正弦波，时钟采样率为80MHz的条件下，为了使ADC得到13bit有效精度，要求采样保持电路的SNR 不小于78dB，SFDR不小于90dB。 论文介绍了采样保持电路在流水线型模数转换器中的功能和作用，概述了近20年的ADC发展研究的现状，分析了采样保持电路的基本理论并对常见的采样保持电路进行了比较和介绍。通过建立基于Matlab Simulink的流水线模数转换器模型，分析了占空比失配对ADC性能的影响。采用了一种基于连续时间积分器的新型高精度占空比调整电路。经过仿真在输入时钟频率10MHz～100MHz范围内，在小于50个时钟周期，失调30％-70％的占空比可以调整到50％±0.1％。同时根据理论分析和系统要求设计采样保持电路，确定了翻转式采样保持电路的结构，并由量化噪声的要求确定了电路中采样电容的大小。根据采样、保持相的数学建立模型确定了运算放大器的各项指标，并进行了电路实现。同时提出了一种改进的共模反馈电路和Bootstrap采样开关。电路设计完成后，进行了采样保持电路的版图设计。 用Hspice对采样保持电路进行静态仿真，当建立精度小于0.01％时，建立时间为3.34ns。输入满幅度，频率为38.9453 MHz的正弦信号输入信号，在采样频率为80MHz下仿真的结果：SNR为77.7261dB，SFDR为85.7dB，结果显示设计的采样保持电路完全满足ADC的系统要求。

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论文说明：图表目录

声明

第一章绪论

1.1课题的目标及意义

1.2国内外研究状况

1.3研究范围和主要内容

第二章采样保持电路的理论分析

2.1采样定理

2.2采样保持的性能指标

2.2.1采样保持器的误差

2.2.2采样保持器的性能指标

第三章常见的采样保持电路

3.1二极管桥式结构

3.2开环MOS开关结构

3.2.1 MOS开关的导通电阻

3.2.2 MOS开关的采样带宽

3.3闭环结构

3.3.1电荷重分配采样保持电路

3.3.2翻转式采样保持电路

3.3.3电荷重分配和翻转式结构的比较

第四章占空比校准电路

4.1占空比对流水线ADC性能的影响

4.2占空比校准电路及其实现

4.2.1基于连续时间积分器的占空比调整电路

4.2.2仿真结果

第五章采样保持电路的设计与实现

5.1采样保持电路总体设计

5.2采样保持电路各模块设计

5.2.1采样电容的选取

5.2.2运算跨导放大器指标的确定

5.2.3运算跨导放大器的设计

5.2.4 BootStrap开关

5.2.5共模反馈电路设计

5.2.6采样保持电路的整体仿真

第六章版图和测试

6.1版图设计

6.1.1工艺介绍

6.1.2版图设计技术

6.1.3版图实现

6.2电路测试设计

总结与展望

致谢

参考文献

附录

作者简介

攻读硕士学位期间参加设计的芯片