机译:在半微米BiCMOS栅极的速度和NMOSFET可靠性之间进行电源电压设计折衷
机译:利用多晶硅/ HfSiON栅极堆叠的CMOS器件的性能改进及其对65 nm及更高工艺的可靠性问题
机译:通过热IL和ALD HfOx的集成,用于20纳米以下CMOS逻辑应用的比例栅堆叠
机译:栅极堆叠缩放在Sub-100nm CMOS速度和可靠性中的影响
机译:低于100 nm CMOS应用的高级栅极堆叠材料和工艺。
机译:栅堆叠结构和工艺缺陷对32 nm工艺节点PMOSFET中NBTI可靠性的高k介电依赖性的影响
机译:用于CMOS应用的HfO $ _2 $和LaLuO $ _3 $高κ/金属栅叠层的特性,集成和可靠性
机译:可靠性试验和CmOs NOR盖茨与向列相液晶失效分析技术的应用分析,