Clock tree synthesis (cts); Clock skew; Clock closure; Clock cell area;
机译:减少ASIC逻辑设计中的时钟偏差:时钟树管理方法
机译:优化设计时序:芯片上的变化,时钟门控和现代数字设计的时钟网络的复杂性使过时的时钟树综合(CTS)方法失效
机译:负载平衡时钟树综合与可调延迟缓冲器插入,可减少多种动态电源电压设计中的时钟偏斜
机译:ASIC后端设计中的时钟树综合
机译:用于低功耗IC设计的时钟树综合。
机译:酸敏感离子通道(ASIC)亚基ASIC1aASIC1bASIC2aASIC2b和ASIC3在食管迷走神经传入神经亚型中的表达谱
机译:ASIC后端设计中的时钟树综合