ASIC后端设计中复杂时钟域的解决办法

摘要

在大规模的ASIC设计中，时钟的规划问题变得越米越突出，各种芯片的时钟拓扑结构也变得越来越复杂。如何设置合理有效的时序约束，成为了当今后端设计中的一个难题。本文基于业界STA分析方法学，提出了针对此类问题的解决思路，并以一个实际芯片的后端设计为例，对该芯片中的各种时钟拓扑结构给出了相应的解决办法。