ASIC后端设计中的时序偏差以及时钟树综合

摘要

同步设计中,由于时钟网络延时决定了芯片的最大工作速度,所以时钟树需要高精度进行布线.一种重要的时钟网络设计是缓冲器插入.在超大规模集成电路的设计中,为了最小化时钟延时和时钟偏差,缓冲器插入是一种有效的方法.在布局布线流程中,时钟树布线在"时钟树综合"时由工具自动完成."时钟树综合"在aplolo里是在布局完成后布线之前做的.