Body Bias; Leakage; Pre-computation;
机译:体偏置-电路级方法可减少低功率CMOS电路中的泄漏
机译:CMOS VLSI数字电路设计中通过自适应逻辑单元技术降低泄漏功率
机译:使用自调节电压电平电路的纳米级静态CMOS VLSI乘法器电路的待机泄漏功率降低
机译:本体偏置的自适应泄漏控制可降低CMOS VLSI电路的功耗
机译:一种新颖的动态功率截止技术(DPCT),用于降低深亚微米VLSI CMOS电路中的有源泄漏。
机译:随机纳米氮化钛晶粒引起的动态功率延迟的特性波动以及全能门纳米线CMOS器件和电路的纵横比效应
机译:降低CMOS VLSI电路泄漏功率的不同低功耗设计技术的比较研究
机译:多阈值互补金属氧化物半导体(mTCmOs)总线电路和通过脉冲待机开关降低总线功耗的方法。