SRAM chips; circuit testing; process design; SRAM; adaptive body biasing; built-in-self-test; error correcting codes; failure mechanisms; nano-scaled memories; nanometer technologies; parametric yield; process variations; scaled technologies;
机译:基于工艺变化容忍Finfin的32 nm技术的低功耗SRAM单元设计
机译:通过优化的行进顺序和新颖的DFT技术对SRAM进行高效测试,以应对由于工艺变化而引起的新出现的故障
机译:过程变化下纳米级SRAM单元中读取失败的概率计算
机译:工艺变化下规模技术中的SRAM:失效机理,测试和变化容忍设计
机译:纳米技术中的超低功耗和耐工艺变化VLSI电路设计
机译:功耗优化的变化感知双阈值SRAM单元设计技术
机译:基于长尾分布近似模型的RTN容错保护带设计的讨论,用于纳米尺度SRAM筛选