A Fast-Locked All-Digital Delay-locked Loop with non-50 Input Duty Cycle

机译：具有非50％输入占空比的快速锁定全数字延迟锁定环路

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A fast-locked all-digital delay-locked loop (DLL) with 50% output duty cycle is presented. A delay line using TSPC DFFs is re-used for the DLL and a time-to-digital converter. It results in a small-area and fast-locked DLL. The proposed DLL generates the

机译：提出了一种具有50％输出占空比的快速锁定全数字延迟锁定环（DLL）。使用TSPC DFF的延迟线已重新用于DLL和时间数字转换器。这将导致一个小区域且快速锁定的DLL。建议的DLL会生成

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来源
《Electron Devices and Solid- State Circuits, 2007 IEEE Conference on》|2007年|P.1125-1128|共4页
会议地点 TainanTaiwan
作者
Shao-Ku Kao; Bo-Jiun Chen; Shen-Iuan Liu;
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作者单位

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会议组织
原文格式 PDF
正文语种
中图分类
关键词
delay lock loops; DLL; delay-locked loop; duty cycle; time-to-digital converter;

机译：延迟锁定循环； DLL;延迟锁定环；占空比;时间数字转换器;

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