用于高速流水线ADC的快速锁定低抖动时钟占空比电路

摘要

目前流水线模数转换器凭借其特有的优势在高速高精度领域中得到了广泛应用。然而随着转换位数的增加以及输入信号频率的提高，时钟信号的抖动特性和占空比性能对模数转换器的静态与动态性能的影响越来越关键，因此设计实现提供稳定的50％占空比的低抖动时钟信号的电路越来越受到研究者的重视。
　　论文在分析国内外相关电路设计与研究的基础上，基于延迟锁相环原理提出了一种快速锁定的高精度低抖动CMOS时钟占空比调制电路。提出的系统电路通过仅对单边沿的延迟控制来实现调节输出时钟占空比，从而大幅降低了电路复杂度，减少了因对占空比的调制而引入的时钟抖动。这样的设计有效的保证了整体ADC的动态性能，同时也降低了对外部时钟信号源抖动特性的要求。本文提出新的优化电荷泵，减少非理想因素导致的延迟控制电压纹波以及失配电流，从而保证了输出时钟占空比精度。使用启动电路对系统电路工作状态进行初始化，保证了电路的正常工作并有效减少锁定时间。
　　论文基于SMIC0.18μm3.3VCMOS工艺设计实现时钟占空比调制电路及其关键模块，并在此基础上进行仿真验证。仿真结果显示，该占空比调制电路在50～550MHz频率范围内占空比10％～90％的输入时钟信号，电路在180ns内完成锁定，输出精度为50±1％占空比时钟信号，在250MHz输入时钟信号下，通过眼图分析时钟抖动峰峰值为640fs，均方根时钟抖动73fs。并且通过与现有实现的占空比调制电路相比较，论文所提出的电路在锁定时间、可调输入时钟占空比范围以及输出占空比精度等方面有一定的优势，已成功应用于16位105MSPS流水线模数转换器。

目录

声明

摘要

第一章 绪论

1．1 课题研究背景

1．2 占空比调制电路的发展和动态

1．3 论文的内容安排

第二章 基于延迟锁相环原理的占空比调制电路

2．1 锁相环的基本工作原理

2．2 延迟锁相环的基本工作原理

2．2．1 DLL的工作原理

2．2．2 DLL的闭环结构分析

2．2．3 DLL与PLL的比较

2．3 延迟锁相环电路结构分析

2．3．1 鉴相器的原理与结构分析

2．3．2 电荷泵的结构与动态分析

2．3．3 环路滤波器的结构与动态分析

2．3．4 脉冲宽度控制级结构与动态分析

2．3．5 压控延迟电路结构与动态分析

2．4 相位噪声和时钟抖动

2．4．1 相位噪声

2．4．2 时钟的抖动

2．5 时钟抖动对模数转换器性能的影响

2．6 提高时钟抖动性能方法

2．7 小结

第三章 占空比调制电路设计

3．1 占空比调制电路性能指标及结构

3．1．1 设计目标及电路参数

3．1．2 典型时钟占空比调制电路的结构

3．1．3 时钟占空比调制电路的结构

3．1．4 占空比调制电路线性模型

3．2 时钟边沿产生电路设计

3．2．1 时钟产生

3．2．2 时钟下降沿微分电路

3．2．3 时钟上升沿微分电路

3．3 电荷泵电路

3．3．1 传统电荷泵

3．3．2 本文电荷泵电路设计

3．4 抖动退化放大器、压控延迟电路和缓冲器

3．5 启动电路

3．6 小结

第四章 占空比调制电路整体结构及仿真

4．1 电荷泵电路

4．2 压控延迟电路

4．3 系统电路的启动及锁定时间分析

4．4 占空比调制电路整体电路功能及性能仿真

4．5 系统电路时钟抖动分析

4．5．1 占空比调制电路输出时钟抖动特性

4．5．2 占空比调制电路整体PVT特性

4．5．3 占空比调制电路整体性能优势

4．9 小结

第五章 占空比调制电路的版图设计

5．1 版图设计时需要考虑的因素

5．1．1 寄生参数

5．1．2 噪声干扰

5．1．3 匹配性和对称性

5．2 占空比调制电路版图设计

5．3 小结

第六章 总结与展望

致谢

参考文献

科研情况