机译:占空比失真容忍的半延迟线低功耗快速锁定全数字延迟锁定环路
ADDLL; duty-cycle; fast lock-in; jitter; low-power;
机译:具有循环半延迟线架构的大范围,低功耗,全数字延迟锁定环路
机译:使用具有50-PE分辨率的全数字嵌套延迟锁定环路和LIDAR传感器的高吞吐量的低功耗多通道时间 - 数字转换器
机译:使用用于DRAM的循环锁定环的全数字快速锁定延迟锁定环
机译:具有闭环占空比校正的低功耗小面积全数字延迟锁定环路
机译:低抖动,宽锁定范围全数字锁相环和延迟锁相环的研究和设计。
机译:具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
机译:全数字延时锁定环路用于3D-IC模芯时钟同步