并行实现

摘要： 低密度奇偶检验(LDPC)码纠错算法是地面数字多媒体广播(DTMB)外辐射源雷达参考信号重构的关键技术之一。LDPC码纠错算法可以改善噪声带来的数据误码,但是计算复杂度高。结合图形处理器(GPU)运算能力强的优点,本文提出了基于硬判决、混合判决、软判决的3类适用于GPU处理的LDPC码纠错并行算法,并对比了3类算法的复杂度、纠错性能以及对雷达信号处理的影响;最后,给出了GPU并行实现方案,对比了算法的实时化效果。仿真与实测结果论证了相较于其他算法,软判决并行算法具有优越的纠错性能和实效性。

摘要： 低密度奇偶检验(LDPC)码纠错算法是地面数字多媒体广播(DTMB)外辐射源雷达参考信号重构的关键技术之一.LDPC码纠错算法可以改善噪声带来的数据误码,但是计算复杂度高.结合图形处理器(GPU)运算能力强的优点,本文提出了基于硬判决、混合判决、软判决的3类适用于GPU处理的LDPC码纠错并行算法,并对比了3类算法的复杂度、纠错性能以及对雷达信号处理的影响;最后,给出了GPU并行实现方案,对比了算法的实时化效果.仿真与实测结果论证了相较于其他算法,软判决并行算法具有优越的纠错性能和实效性.

摘要： 针对相关能量分析(CPA)易受噪声干扰、分析效率低的问题,提出了一种阶梯式CPA方案.首先,通过构造一种新的阶梯式方案提高CPA中信息的利用率;其次,通过引入confidence指标提升每一次分析的正确率,解决前几次分析正确率得不到保证的问题;最后,基于SM4密码算法结构给出了一个阶梯式CPA方案.模拟实验结果表明,在达到90% 分析成功率的前提下,阶梯式CPA比传统CPA减少了25% 能量迹条数的需求.现场可编程门阵列(FPGA)上的实验表明,阶梯式CPA恢复完整轮密钥的能力已经非常接近将搜索空间扩展到最大时的极限.阶梯式CPA能以足够小的计算量减少噪声的干扰、提高分析的效率.

摘要： 为了提高水下信号检测中频率估计精度,文章将修正Rife方法在FPGA中进行了硬件实现,结合FPGA的并行运算能力,实现三路频率同时预估计,最终选取正确频率估计值.通过FPGA时序仿真,证明该方法可以对采样率200 kHz的信号进行实时频率精估计.该方法可以应用于多种水下检测装置.

摘要： 构造了二维整数帐篷映射模型,该模型能够快速、并行地产生多条独立、均匀的二维混沌序列,解决了一维模型复杂度低、均匀性差的根本缺陷.基于此模型设计了一种利用拉格朗日插值公式的彩色图像并行加密分存方案.该方案既解决了拉格朗日插值图像分存方案保密性能差,子秘密图像含有大量原图信息的问题,又降低了传统加密方案密钥丢失、被窃的风险.最后从该方案的计算速度、抗统计分析等方面对其进行分析.结果表明,该方案密码学特性良好,在图像加密领域有着广泛的应用前景.

摘要： Cancellation of clutter is one of the key signal processing techniques in passive radar.Sliding extensive cancellation algorithm (ECA-S) has broken through the limitations of extensive cancellation algorithm batches (ECA-B) in the number of batches during realdata processing.By adding a sliding window to each segmented signal,a sufficient integrated time is ensured while the number of batches is increased,and a batter filtering effect is obtained.However,this improvement is achieved at the cost of increasing the space and time complexity.Considering the advantages of graphic processing unit (GPU) in high memory throughput,parallel processing,and computationally intensive problem,this paper proposes a parallel realization of ECA-S algorithm based on GPUs.The experimental results verify the effectiveness of the proposed algorithm.It also meets the demands of real-time processing.%杂波抑制是外辐射源雷达信号处理中的关键技术之一.ECA-S算法突破了ECA-B算法在实际数据处理中对分段数的限制,通过给每段分段信号增添滑窗,在增加分段数的同时保证了足够的积累时间,具有更好的滤波效果,但这一改进效果是以增大空间和时间复杂度为代价而得到.结合图形处理器(GPU)数据吞吐量大、并行处理简单、适宜解决计算密集型问题的特点,提出一种适用于GPU处理的ECA-S时域杂波抑制并行实现方法.实测数据验证了该算法的有效性,并满足实时处理的需求.

摘要： HOG features are a simple and efficient feature descriptor commonly used for object detection.It is widely used in pedestrian detection and other fields.However,they face severe performance challenges when dealing with massive images.One of the solutions is to speed up the pedestrian detection algorithm in the context of mass images by using the Sunway SW26010 processor nodes of the Sunway-TaihuLight supercomputer.We propose two methods of parallel implementation:one method is that a processor processes 4 images simultaneously,and the other is that 256 images are processed at the same time.Through a large number of serial and parallel processing experimental tests,the results show that the first parallel implementation method can be used to process high-resolution images and the speedup can reach up to 83;the second parallel implementation method can be used to process low-resolution images and the maximum speedup is 95.The results on multi-node processors show that our parallel implementation methods have good scalability.%HOG特征是一种简单高效的常用来进行物体检测的特征描述子,广泛应用于行人检测等领域,然而在处理海量图片时却面临着严峻的性能挑战.解决方法之一就是通过使用“神威太湖之光”超级计算机的处理器节点对海量图像背景下的行人检测算法进行加速.主要采用了两种并行方案:一种是一个处理器同时处理4张图片,另一种是同时处理256张图片.大量的串行和并行处理的实验测试结果表明,对高分辨率多幅图像的并行处理可采用第一种方案,加速比可达83倍;对低分辨率图像可采用第二种方案,加速比最高可达到95.两种并行设计方案在“神威太湖之光”的多处理器节点上具有很好的可扩展性能.

摘要： 由于寄存器文件严重影响可重构密码处理器的性能和面积,为了实现高性能和低面积消耗的密码处理器,提出了一种高效的分布式跨域寄存器结构.通过分析不同分组密码的算法特点,设计了统一的多端口访问结构——分布式跨域寄存器文件.针对全局寄存器文件和局部寄存器文件不同的算法需求,在TSMC 40 nm CMOS工艺下,采用不同设计参数分别完成电路实现并与类似结构做比较.实验结果显示,所提出的分布式跨域寄存器结构能够有效地提升单位面积的性能,其中单位时间分组密码性能提升了17.79%,单位面积时间分组密码性能提升了117%.%Due to the fact that the register files seriously affect the performance and area of coarse-grained reconfigurable cryptographic processors, an efficient structure of the distributed cross-domain register file is proposed to realize a cryptographic processor with a high performance and a low area cost. In order to meet the demands of high performance and high flexibility at a low area cost, a union structure with the multi-ports access structure, i, e., a distributed cross-domain register file, is designed by analyzing the algorithm features of different ciphers. Considering different algorithm requirements of the global register files and local register files, the circuit design is realized by adopting different design parameters under TSMC ( Taiwan Semiconductor Manufacturing Company) 40 nm CMOS(complementary metal oxide semiconductor) technology and compared with other similar works. The experimental results show that the proposed distributed cross-domain register structure can effectively improve the performance of the unit area, of which the total performance of block per cycle is improved by 17.79% and performance of block per cycle per area is improved by 117%.

摘要： In order to ensure the reliability of data communication, the certain error detection and error correction mode must be used. Cyclic redundancy check code(CRC) as a kind of block code, has a certain function of error detection. The CRC-32 check code is used in the last 4 bytes of frame along with the Ethernet frame transmission. CRC realization methods are classified into serial and parallel, due to the parallel mode can handle 8 bits in a clock cycle, and it is in line with Gigabit Ethernet GMII interface protocol, so the generation and validation of Gigabit Ethernet CRC check code often use parallel algorithm. This paper studied CRC serial algorithm and parallel algorithm, and conducted simulation of the two using Modelsim. The consistency and efficiency of the two are compared, and the parallel implementation of the CRC-32 check code is more suitable for Gigabit Ethernet.%为了保证数据通信的可靠性，要使用一定的检错和纠错方式。循环冗余校验码（CRC）作为一种分组码，具有一定的检错功能。以太网传输帧中使用的是CRC-32校验码作为以太帧的最后4个字节，同以太帧一起传输。CRC的实现方式分为串行方式和并行方式，由于并行方式一个时钟周期内可以处理8个bit，与千兆以太网的GMII接口协议相符合，故千兆以太网的CRC校验码的生成和校验中常使用并行算法实现。本文研究了CRC校验码的串行实现算法和并行实现算法，并且用modelsim进行了二者的仿真，比较二者结果的一致性和实现效率，说明了CRC-32校验码的并行实现算法更适合使用于千兆以太网中。

摘要： 有限差分法是目前地震波场数值模拟的有效方法.本文在曙光TC1700高性能计算机集群上进行了地震波场有限差分模拟的并行工作.本并行工作采用了MPI消息传递的单程序多数据(SPMD)分布式内存并行方式.并行粒度(Granularity,两次并行或交互操作之间所执行的计算负载,其大小与系统通信量成正比,与并行度成反比)的选择原则是减小系统通信量.

摘要： 本文提出了一种改进的高效量化和积算法(sum-product algorithm,SPA).这种改进的量化SPA只涉及加减法、比较和查表运算,并且每轮迭代译码的运算次数少于前/后向算法,从而大大降低了计算复杂度和硬件实现难度.同时,文中还基于这种改进的量化SPA,对采用不同量化方案时LDPC码在AWGN信道下的译码性能进行了仿真.仿真结果表明采用低阶均匀量化时译码性能已经非常接近连续译码,在高信噪比时甚至与连续译码相同.

摘要： 本文提出了一种改进的高效量化和积算法(sum-product algorithm,SPA).这种改进的量化SPA只涉及加减法、比较和查表运算,并且每轮迭代译码的运算次数少于前/后向算法,从而大大降低了计算复杂度和硬件实现难度.同时,文中还基于这种改进的量化SPA,对采用不同量化方案时LDPC码在AWGN信道下的译码性能进行了仿真.仿真结果表明采用低阶均匀量化时译码性能已经非常接近连续译码,在高信噪比时甚至与连续译码相同.

摘要： 本文提出了一种改进的高效量化和积算法(sum-product algorithm,SPA).这种改进的量化SPA只涉及加减法、比较和查表运算,并且每轮迭代译码的运算次数少于前/后向算法,从而大大降低了计算复杂度和硬件实现难度.同时,文中还基于这种改进的量化SPA,对采用不同量化方案时LDPC码在AWGN信道下的译码性能进行了仿真.仿真结果表明采用低阶均匀量化时译码性能已经非常接近连续译码,在高信噪比时甚至与连续译码相同.

摘要： 本文提出了一种改进的高效量化和积算法(sum-product algorithm,SPA).这种改进的量化SPA只涉及加减法、比较和查表运算,并且每轮迭代译码的运算次数少于前/后向算法,从而大大降低了计算复杂度和硬件实现难度.同时,文中还基于这种改进的量化SPA,对采用不同量化方案时LDPC码在AWGN信道下的译码性能进行了仿真.仿真结果表明采用低阶均匀量化时译码性能已经非常接近连续译码,在高信噪比时甚至与连续译码相同.

摘要： 本文提出了一种改进的高效量化和积算法(sum-product algorithm,SPA).这种改进的量化SPA只涉及加减法、比较和查表运算,并且每轮迭代译码的运算次数少于前/后向算法,从而大大降低了计算复杂度和硬件实现难度.同时,文中还基于这种改进的量化SPA,对采用不同量化方案时LDPC码在AWGN信道下的译码性能进行了仿真.仿真结果表明采用低阶均匀量化时译码性能已经非常接近连续译码,在高信噪比时甚至与连续译码相同.

摘要： 一种设备，包括N个量子比特的分组和相干光源，其中N等于或大于2，该相干光源被配置为在给定针对至少第一激光脉冲和第二激光脉冲的参数集的所选值的情况下，该参数选自相对相位偏移、激光频率、激光强度和脉冲持续时间：将至少第一激光脉冲和第二激光脉冲施加到N个量子比特的分组内的所有量子比特，从而将非相互作用的量子状态|1>耦合到相互作用的激发状态|r>，使得以量子状态|1>开始的每个量子比特在至少第一激光脉冲和第二激光脉冲完成时返回到状态|1>，并且使得分组中的量子比特被相互阻塞。

摘要： 本发明提供一种3D‑HEVC深度图运动估计并行实现方法及结构。本发明方法基于邻接互连3×4二维处理元阵列构建用于深度图运动估计的并行结构，包括：S1、读取深度图原始像素值和参考像素值；S2、在并行结构中依据原始像素值和边缘检测算子并行进行边缘检测，确定每个SAD目标块为平坦区域或边缘区域；S3、在并行结构中依据每个SAD目标块为平坦区域或边缘区域，确定每个SAD目标块的运动估计搜索算法，并根据运动估计搜索算法、原始像素值和参考像素值，并行地进行块匹配操作，获得每个SAD目标块的运动矢量。降低深度图编码复杂度和减少深度图运动估计的执行时间。本发明结构可以实现两种搜索算法的灵活切换。

摘要： 本申请公开了一种水下声场模型BELLHOP并行实现方法。所述水下声场模型BELLHOP并行实现方法包括：获取耦合预报区域信息；根据工作主核数量，拆分所述耦合预报区域信息，从而为每一个主核分配一个待耦合预报区域；每个主核获取分配的待耦合预报区域的预报信息；每个主核根据与其连接的从核的数量将所述预报信息进行拆分，从而为每一个从核分配一个待计算预报信息；每个从核获取分配的待计算预报信息并根据待计算预报信息计算声场参数并将各个声场参数传递给与其连接的主核；每个从核根据获取的声场参数计算声线与传播损失并传递给与其连接的所述主核。本申请提高了声场传播计算结果的准确性。

摘要： 本发明属于阵列信号处理领域，具体涉及基于FPGA的实对称矩阵的特征值分解的并行实现方法。具体实现步骤如下：根据阵元数目构建特征值分解的脉动阵列结构，设定所需的处理单元；对接收的阵元信号进行预处理；求解旋转角度并将其转换为角度值；查表得到对应的正弦值和余弦值；更新矩阵元素和特征向量；判断是否达到要求迭代次数；若未达到，在阵列结构中交换矩阵元素为下次迭代做准备；判断是否需要改变处理单元内部的输入输出顺序；若是，则改变输入输出数据的顺序。本方法通过处理单元之间数据的传递以及处理单元内部的数据顺序的转换，提高了迭代效率而且运算速度快，应用前景广阔。

摘要： 本发明公开了基于GPU的数字NCO高精度并行实现方法，属于通信技术领域，能够设计实现高效高精度的数控振荡器NCO。方法具体为：构建正弦查找表LUT，并利用图形处理器GPU的纹理缓存存储正弦查找表LUT。图形处理器GPU接收输入数据并进行分段处理。每个分段内，确定当前分段的初始相位之后，对分段内各数据点按照采样点相位差值计算各数据点的相位值；并对分段内末位数据点的相位值进行消整周操作后加上采样点相位差值作为下一分段的初始相位；由此得到输入数据各数据点的累加相位值。利用数据点的累加相位值构建查找表索引值index(iL)，从纹理缓存中的正弦查找表LUT上查找获得正弦和余弦两路正交数控振荡器NCO信号。

摘要： 本发明公开一种基于FPGA的高速数传系统帧同步并行实现的方法，该方法与现有方法相比具有一定的优势，首先，在M&M算法中引入了一个步进因子d，以降低算法的计算复杂度，估计范围可变，估计精度损失小，其次，在一定的估计精度下，它的估计范围比Fitz算法大，因为它分离了估计范围和估计精度，避免了以牺牲估计范围为代价达到高估计精度的缺点；通过实验比较，该方法比M&M算法和Fitz算法更为灵活和适用。

摘要： 本发明提供了一种基于张量链并行实现高阶主特征值分解的预测系统和装置，根据历史数据构建转移张量；对所述转移张量进行张量链分解，获得分布式存储的张量核，其中，根据所述张量核设计核间并行和核内并行两层并行架构，且对所述张量进行并行计算；执行高阶主特征值分解算法；判断所述高阶主特征值分解算法收敛时，获得主特征张量；根据所述主特征张量抽取不同情境下的预测目标进行排序，且挑选概率最大的前M个目标值进行预测。解决现有技术中难以满足在不同情境下的多模态预测需求，且当数据量非常巨大时难以满足实际时间响应需求的技术问题，实现了不同情境下的多模态精准预测，同时达到提升大数据计算效率的技术效果。

摘要： 本发明公开了基于计算精度的卷积神经网络流水并行实现方法及系统，属于卷积神经网络技术领域，包括以下步骤：S1：寻找子结构；S2：算子转化；S3：输入及输出精度转化；S4：低精度计算。本发明对卷积神经网络的计算逻辑进行切分融合成多个独立模块进行流水并行，同时对于适宜量化的模块进行量化，从而减少通行量，并分别把模块放在高精度计算卡或量化后放在低精度卡上进行计算，从而充分利用不同精度的计算资源共同完成卷积神经网络的计算，值得被推广使用。

摘要： 本申请公开了一种基于国产众核超算的水下三维声场模型Bellhop3D并行实现方法。所述基于国产众核超算的水下三维声场模型Bellhop3D并行实现方法包括：在全局通信域中，各个主核获取水文数据；在全局通信域中，各个主核分别调用与其连接的从核计算海洋声速信息；将全局通信域中的各个主核进行分区，从而形成多个子通信域；采用声源任务划分算法为各个子通信域划分声源计算任务；各个子通信域根据其所分配到的声源计算任务，计算三维声线传播轨迹。本申请通过实行子通信域划分，从而实现基于通信域划分的多模式通信算法分配计算任务，实现负载均衡计算以及数据的分布式读取和存储，缩短I/O时间，提高并行效率。

摘要： 本发明公开了一种基于NUMA亲和性的FFT卷积算法并行实现方法及系统，方法包括：对输入数据进行快速傅里叶转换，并将第一快速傅里叶转换结果存储至指定的非一致性内存访问结点上；对权重进行快速傅里叶转换，并将第二快速傅里叶转换结果存储至指定的非一致性内存访问结点上；基于第一快速傅里叶转换结果和第二快速傅里叶转换结果实现非一致性内存访问级和多核级并行复数矩阵乘，并将复数矩阵乘的结果平均分布到所有非一致性内存访问结点上；基于复数矩阵乘的结果进行快速傅里叶逆转换，得到快速傅里叶卷积算法的输出。本发明能够显著降低NUMA架构上FFT卷积计算过程中的远程内存访问开销，提升NUMA架构上的FFT卷积的性能。