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Potential well barrier transistor

机译:势阱势垒晶体管

摘要

PURPOSE: A potential well barrier transistor is provided to increase the gate Schottky turn-on voltage by using a barrier using a potential well barrier. CONSTITUTION: A buffer layer(600) is formed on a substrate. A first barrier(700) is formed on the buffer layer. A channel layer(800) is formed on the first barrier. A second barrier(900) is formed on a channel layer. The second barrier has a potential well. The second barrier is formed with the first-third semiconductor layers. The first and the third semiconductor layer are formed with a bandgap material. The second semiconductor layer is formed with the narrow bandgap material. A cap layer(1000) is formed on the second barrier.
机译:目的:提供势阱晶体管,以通过使用势阱势垒来增加栅极肖特基导通电压。构成:在基板上形成缓冲层(600)。在缓冲层上形成第一势垒(700)。在第一阻挡层上形成沟道层(800)。在沟道层上形成第二势垒(900)。第二道障碍有潜力。第二势垒由第一至第三半导体层形成。第一和第三半导体层由带隙材料形成。第二半导体层由窄带隙材料形成。在第二阻挡层上形成覆盖层(1000)。

著录项

  • 公开/公告号KR101003909B1

    专利类型

  • 公开/公告日2010-12-30

    原文格式PDF

  • 申请/专利权人

    申请/专利号KR20080075933

  • 发明设计人 서광석;장경철;

    申请日2008-08-04

  • 分类号H01L29/812;

  • 国家 KR

  • 入库时间 2022-08-21 17:52:51

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