包含具有邻近于晶体管沟道的能量势垒的晶体管的半导体装置结构及相关联方法

摘要

本发明揭示一种半导体装置结构，其包含在其晶体管沟道下方具有能量势垒的晶体管。所述能量势垒防止所存储的电荷从所述晶体管沟道泄漏到块体衬底中。还揭示用于制作包含能量势垒的半导体装置的方法。

说明书

相关申请案交叉参考

本申请案主张对2008年12月5日提出申请的名称为“Semiconductor Device  Structures Including Transistors With Energy Barriers Adjacent to Transistor Channels and  Associated Methods(包含具有邻近于晶体管沟道的能量势垒的晶体管的半导体装置结构 及相关联方法)”的第12/329,185号美国专利申请案的申请日期的权益，所述申请案的 整体揭示内容以引用的方式并入本文中。

技术领域

本发明的实施例大体来说涉及半导体装置结构，所述半导体装置结构经配置以减少 或消除所存储电荷从晶体管沟道的泄漏或从晶体管沟道的“结泄漏”。更具体来说，本 发明的实施例涉及其中能量势垒邻近于晶体管沟道安置的半导体装置，且甚到更具体来 说，本发明的实施例涉及具有包括碳化硅的能量势垒的半导体装置。

背景技术

在nMOS(n型金属氧化物半导体)晶体管中，晶体管沟道包括n型半导体材料， 其中电子构成大多数电荷载流子，且空穴是存储电荷的载流子。有时在包括p型半导体 材料的块体衬底中形成此类装置的n型沟道，其中大多数电荷载流子包括空穴。一些 nMOS晶体管(例如，基于浮体效应(FBE)的1TOC DRAM单元)的存储器数据保持 时间至少部分地取决于空穴可保持于所述n型沟道内的时间长度，所述空穴具有“行进” 到所述块体衬底的p型半导体材料中的趋势。

附图说明

在图式中：

图1是在至少一个晶体管下方包含能量势垒的半导体装置结构的实施例的示意性表 示；

图2图解说明根据本发明的具有嵌入式有源装置区域的晶体管的实施例；

图3描绘根据本发明的鳍式场效应晶体管(鳍式FET)的实施例；

图4及图4A显示本发明的“假”绝缘体上硅鳍式FET的其它实施例；

图5是本发明的晶体管在“0”条件下的能带图；及

图6是本发明的晶体管在“1”条件下的能带图。

具体实施方式

在各种实施例中，本发明包含具有晶体管的半导体装置结构，所述晶体管包含经配 置以达成最小结泄漏的沟道。具有物理性质(例如，带隙、低电荷载流子本征浓度等等) 的能量势垒抵靠晶体管沟道定位，以防止存储电荷载流子从所述晶体管沟道泄漏到其上 已制作有所述半导体装置的块体衬底中。

图1描绘本发明的半导体装置结构10的实施例。半导体装置结构10包含在制作衬 底14上制作及/或由制作衬底14承载的一个或一个以上晶体管12。制作衬底14包含基 底衬底16、基底衬底16的载流子表面17的至少一些部分上的能量势垒18及能量势垒 18的至少若干部分上的半导体膜20。包含源极及漏极区域22、24及源极与漏极区域22、 24之间的沟道26的晶体管12的元件由半导体膜20形成，其中晶体管12的栅极28形 成于半导体膜20的与能量势垒18相对的侧上。

可用作基底衬底16的衬底的实施例包含(但不限于)全部或部分块体半导体衬底 (例如，全部或部分硅芯片等等)，或全部或部分绝缘体上硅(SOI)型衬底(例如， 陶瓷上硅(SOC)、玻璃上硅(SOG)、蓝宝石上硅(SOS)等等)。在其它实施例中， 基底衬底16可包括诸如石英、陶瓷、蓝宝石等的电介质材料，而无半导体材料上覆层。

能量势垒18或能量势垒18与邻近半导体膜20之间的界面19抑制来自能量势垒18 的一个侧上的晶体管12的电荷载流子(例如，空穴)(或更简单地“载流子”)的丢 失。在其中能量势垒18抵靠基底衬底16的包括块体形式或作为形成于基底衬底16的 支撑结构上的层的半导体材料的载流子表面17安置的实施例中，能量势垒18可防止载 流子从晶体管12传递到基底衬底16的所述半导体材料中。

能量势垒18或能量势垒18与上覆半导体膜20之间的界面19的性质可归因于形成 能量势垒18的材料的物理性质，包含那些性质与半导体膜20的对应性质之间的差异、 能量势垒18的厚度或上述两者的组合。在一些实施例中，能量势垒18包括具有大于硅 的带隙能(即，1.12电子伏特)的带隙能(例如，约1.5电子伏特或更大、约3电子伏 特或更大等)的材料。此材料可具有低于基底衬底16的半导体材料中的同类型载流子 的本征浓度的载流子(例如，空穴)本征浓度。

能量势垒18可具有适于防止载流子从一个侧上的晶体管传递到相对侧上的基底衬 底16的半导体材料的任一厚度。在其中能量势垒18包括碳化硅的一些实施例中，能量 势垒18可具有约50nm到约150nm的厚度。当然，其中能 量势垒18具有其它厚度的实施例也在本发明的范围内。

碳化硅(SiC)是可形成能量势垒18的材料的具体实施例。碳化硅具有可为单晶硅 中的电子载流子本征浓度的约1/10¹⁶(或10^-16)的电子载流子本征浓度。碳化硅的更具 体实施例包含称作“4H-SiC”及“6H-SiC”的SiC的六方(H)多型体及称作“3C-SiC” 的立方(C)多型体。下表比较4H-SiC及6H-SiC的各种性质与硅的对应性质：

表

在其中能量势垒18包括碳化硅(SiC)的实施例中，所述碳化硅可外延生长或通过 已知工艺以其它方式安置于载流子表面17上。此类工艺的实施例由缪拉·H.(Miura，H.) 等人，“Epitaxial Growth of SiC on Silicon on Insulator Substrates with Ultrathin Top Si  Layer by Hot-Mesh Chemical Vapor Deposition(具有通过热丝网化学气相沉积的超薄顶 部Si层的绝缘体上硅衬底上SiC的外延生长)，”日本应用物理学报47(1)：569(2008)； 斯德泽斯基·J.(Steszewski，J.)等人，“Comparison of 4H-SiC and 6H-SiC MOSFET I-V  characteristics simulated with Silvaco Atlas and Crosslight Apsys(用Silvaco Atlas及 Crosslight Apsys模拟的4H-SiC与6H-SiC MOSFET I-V特性的比较)，”电信及信息技 术学报，2007年3月，第93页；艾克郝夫·M.(Eickhoff，M.)，“Selective growth of  high-quality 3C-SiC using a SiO₂sacrificial-layer technique(使用SiO₂牺牲层技术的高质 量3C-SiC的选择性生长)，”固态薄膜345(2)：197-99(1999)；鄂恩斯特(Ernst，T.)等 人，“A new Si:C epitaxial channel nMOSFET architecture with improved drivability and  short-channel characteristics(具有经改良的驱动性及短沟道特性的新Si:C外延沟道 nMOSFET架构)，”VLSI研讨会2003：51-52(2003)；及鄂恩斯特(Ernst，T.)等人， “Fabrication of a Novel strained SiGe:C-channel planar 55nm nMOSFET for  High-Pe rformance CMOS(用于高性能CMOS的新颖应变SiGe:C沟道平面55nm nMOSFET的制作)，”VLSI研讨会2002：92-93(2002)描述。碳化硅中的载流子的本征 浓度与所述碳化硅沈积时的温度有关。在一些实施例中，碳化硅中的载流子的本征浓度 可为低的；例如，约为单晶硅中的载流子的本征浓度的1/10¹⁶(或10^-16)。

在其它实施例中，能量势垒18可包括所谓的“碳酸硅”或Si:C，其中在结晶结构 中多达约1.4％的分子含碳。用于形成碳酸硅能量势垒18的方法揭示于(Ernst，T.)等人， “A new Si:C epitaxial channel nMOSFET architecture with improved drivability and  short-channel characteristics(具有经改良的驱动性及短沟道特性的新Si:C外延沟道 nMOSFET架构)，”2003VLSI技术会议技术论文摘要，第51到52页中。

在一些实施例中，可在能量势垒18上方制作半导体膜20。可通过已知工艺制作半 导体膜20，例如通过能量势垒18上硅的外延生长。在一些实施例中，半导体膜20可具 有约50nm到约150nm的厚度。

在半导体膜20就位于能量势垒18上的情形下，可使用此项技术中已知的工艺自半 导体膜20且在半导体膜20上制作晶体管12。此类工艺包含(但不限于)隔离结构、晶 体管沟道、晶体管栅极电介质、晶体管栅极、用于晶体管栅极的间隔件及顶盖(若有) 以及源极区域及漏极区域的制作。所得晶体管12的沟道26可包含p型材料，其中载流 子为空穴，且源极及漏极22、24可包含n型材料。图2到图4中描绘所得结构的各种 实施例。

图2图解说明包含具有源极区域122及漏极区域124以及形成于半导体膜20中的 介入沟道126的晶体管112的半导体装置结构110的实施例。栅极电介质127位于沟道 126上方。晶体管栅极128由栅极电介质127承载，其中侧壁间隔件130邻近于晶体管 栅极128的每一侧且顶盖132在晶体管栅极128的顶上。能量势垒18位于源极122及 漏极124下方及基底衬底16的载流子表面17处的半导体材料上方。

在图3中，描绘所谓的“鳍式场效应晶体管”(“鳍式FET”)212的实施例。鳍 式FET 212的每一鳍片240从能量势垒18凸出，其中形成每一鳍片240的基底242的 能量势垒18的凸出区域及每一鳍片240的顶部244包含硅(例如，从半导体膜20所界 定的硅—图1)。可使用已知工艺从包含硅(以从半导体膜20界定每一鳍片240的顶部 244)及能量势垒材料(以从能量势垒18形成每一鳍片240的基底242)的膜界定一个 或一个以上鳍片240。在一些实施例中，可使用已知掩模及各向异性蚀刻工艺来界定每 一鳍片240。

栅极电介质227由每一鳍片240的表面承载，且延伸到能量势垒118的被描绘为水 平延伸表面的主表面上。栅极电介质227又承载晶体管栅极228。

在一些鳍式FET实施例中，例如图4中所示的晶体管212′，底切区域250可形成于 每一鳍片240′的基底242′的一个或两个侧中且沿所述一个或两个侧延伸。可单独通过已 知工艺(例如通过使用各向同性蚀刻剂)或结合用于限制每一底切区域250的位置及大 小的已知工艺(例如，选择性地放置的掺杂剂的使用结合合适蚀刻剂、激光烧蚀技术等 等的使用)形成每一底切区域250。

在一些实施例中，每一底切区域250可填充有电介质材料(例如，二氧化硅等等)。 在图4所描绘的实施例中，所述电介质材料形成膜251。或者，在图4A所描绘的实施 例中，可由所述电介质材料形成电介质元件252。所述所描绘的两个实施例的结果是所 谓的“假SOI”结构，其中每一鳍片240′的一部分上覆于电介质材料上。

在图4A中所示的实施例中，每一电介质元件252包含与其对应鳍片240′的侧壁241 共面或大致共面的表面254。可通过将电介质材料引入(例如，沉积等等)到能量势垒 18的曝露表面上以形成电介质膜251(例如，图4中所示的电介质膜)来形成电介质元 件252。除位于底切区域250内或鳍片240′的其它区域下方的电介质材料外，然后可移 除上覆于能量势垒18上的电介质材料的全部或大致全部。在一些实施例中，此移除可 通过各向异性蚀刻工艺来实施。在其中采用以高于制作每一鳍片240′的材料的选择性 移除所述电介质材料的蚀刻剂的实施例中，每一鳍片240′在材料移除过程期间可用作 掩模。

一旦晶体管12、112、212、212′已经制作，则可如此项技术中已知实施进一步处理， 包含(但不限于)层间电介质膜、互连件、导线的形成及后段工序(BEOL)处理。

返回参照图1，在一些实施例中，本发明的半导体装置结构10可包括动态随机存取 存储器(DRAM)装置，例如包含1TOC存储器单元的DRAM装置。能量势垒18结合 此结构的一个或一个以上晶体管12的使用可增加与晶体管12相关联的存储器单元将保 持电荷；即，将空穴保持于所述晶体管沟道中的时间量。

图5及图6的能带图描绘根据本发明的实施例的能量势垒18的防止来自晶体管的 载流子的丢失且因此增加所述晶体管内载流子的浮体效应(FBE)的保持以及防止以所 述晶体管的方式存储的电荷的丢失的能力。

在其中硅邻近于碳化硅或碳酸硅的结构中，能带偏移发生在这些材料之间的界面 处。图5及图6两者图解说明晶体管沟道26的半导体材料的带隙427、427′(例如，硅 -约1电子伏特)小于邻近于晶体管沟道26的能量势垒18的材料的带隙419。

在图5中，存储器单元是在“0”条件下，其中带隙的差异由对应于半导体膜20与 能量势垒18之间的界面19(图1)的势垒线表示。

图6是同一存储器单元在“1”条件下的能带图。从图5与图6之间的比较显而易 见，当所述存储器单元在两个状态下时，晶体管沟道26及能量势垒18的分别带隙427、 427′及419是相同的。图6中也描绘界面19将载流子450保持于晶体管沟道26内的能 力，其中将增高的能量状态表示为对应于晶体管沟道26的能带427′的部分的升高峰值。

当能量势垒并入到晶体管中时，可减少或消除结泄漏或空穴从晶体管沟道到基底衬 底中的泄漏。

尽管上述说明含有许多具体细节，然而不应将这些具体细节解释为限定本发明的范 围，而应仅解释为提供对一些实施例的图解说明。类似地，也可设计在本发明的范围内 的其它实施例。可组合采用来自不同实施例的特征。因此，本发明的范围仅由以上权利 要求书及其合法等效内容而非由上述说明来指示及限制。由此，将涵盖对本文所揭示的 发明作出的归属于权利要求书的含义及范围内的所有添加、删除及修改。