首页> 外国专利> DELAY-INSENSITIVE ASYNCHRONOUS CIRCUIT

DELAY-INSENSITIVE ASYNCHRONOUS CIRCUIT

机译:延迟非敏感异步电路

摘要

The asynchronous circuit includes a fork having at least two branches, each branch being connected to a logic gate so that the logic gate receives as input a branch-ending signal. It further includes a circuit for branching the branch-ending signal at the level of each logic gate to form a branched signal, and a blocking circuit comprising a Muller gate and receiving as input at least one branched signal, the blocking circuit being configured to prevent the propagation of an output signal when the branch-ending signals are in different logic states.
机译:异步电路包括具有至少两个分支的叉,每个分支连接到逻辑门,使得逻辑门接收分支结束信号作为输入。它还包括用于在每个逻辑门的电平处分支分支结束信号以形成分支信号的电路,以及包括穆勒门并且接收至少一个分支信号作为输入的阻断电路,该阻断电路被配置为防止当分支结束信号处于不同逻辑状态时,输出信号的传播。

著录项

  • 公开/公告号US2013234758A1

    专利类型

  • 公开/公告日2013-09-12

    原文格式PDF

  • 申请/专利权人 TIEMPO;

    申请/专利号US201313785770

  • 发明设计人 MARC RENAUDIN;DAVID NGUYEN VAN MAU;

    申请日2013-03-05

  • 分类号H03K19/0175;

  • 国家 US

  • 入库时间 2022-08-21 16:53:04

相似文献

  • 专利
  • 外文文献
  • 中文文献
获取专利

客服邮箱:kefu@zhangqiaokeyan.com

京公网安备:11010802029741号 ICP备案号:京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有
  • 客服微信

  • 服务号