首页> 中国专利> 用于减小多晶硅高度的SOI底部预掺杂合并e-SiGe

用于减小多晶硅高度的SOI底部预掺杂合并e-SiGe

摘要

描述了半导体器件结构和制作该结构的方法,该结构提供有完全掺杂的晶体管源/漏区,同时减少甚至避免硼穿透进入晶体管沟道,从而改善了晶体管的性能。此外,这种晶体管受益于对晶体管沟道施加压应力的SiGe层(401),从而进一步改善了晶体管的性能。

著录项

  • 公开/公告号CN100477123C

    专利类型发明授权

  • 公开/公告日2009-04-08

    原文格式PDF

  • 申请/专利权人 株式会社东芝;

    申请/专利号CN200610075110.X

  • 发明设计人 幸山裕亮;

    申请日2006-04-18

  • 分类号H01L21/335(20060101);H01L29/772(20060101);

  • 代理机构中国国际贸易促进委员会专利商标事务所;

  • 代理人王永刚

  • 地址 日本东京都

  • 入库时间 2022-08-23 09:02:16

法律信息

  • 法律状态公告日

    法律状态信息

    法律状态

  • 2014-06-11

    未缴年费专利权终止 IPC(主分类):H01L 21/335 授权公告日:20090408 终止日期:20130418 申请日:20060418

    专利权的终止

  • 2009-04-08

    授权

    授权

  • 2006-12-27

    实质审查的生效

    实质审查的生效

  • 2006-11-01

    公开

    公开

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