基于FPGA的边沿检测方法、系统及时钟数据恢复电路

摘要

本发明公开了一种基于FPGA的边沿检测方法、系统及时钟数据恢复电路，涉及通信技术领域。本方法包括以下步骤：使用本地参考时钟对接收的数据信号进行过采样和延时处理，基于过采样和延时处理后的数据信号生成上升沿脉冲信号和下降沿脉冲信号，上升沿脉冲信号包括若干个上升沿脉冲，下降沿脉冲信号包括若干个下降沿脉冲；分别统计每一个上升沿脉冲之后的本地参考时钟周期个数N以及每一个下降沿脉冲之后的本地参考时钟周期个数M；当M‑N大于设定的阈值时，判定上升沿脉冲为有效的上升沿脉冲，当N‑M大于阈值时，判定下降沿脉冲为有效的下降沿脉冲。本发明能检测出有效的上升沿脉冲和下降沿脉冲，提高数据信号采样的准确性和可靠性。