SerDes接收系统中低功耗时钟数据恢复电路的设计

摘要

随着人类信息量的不断增长，高速串行通信正变得越来越重要，一种原本用于光纤通信的SerDes技术以其速度高、容量大、成本低、抗干扰能力强等特点正成为高速串行通信的主流。本论文设计的时钟数据恢复(Clock and Data Recovery, CDR)电路是SerDes接收电路中的一个重要模块，采用TSMC0.18μm CMOS工艺设计，为3.125Gb/s SerDes接收系统提供时钟信号的同时，完成数据的恢复功能。
　　本论文设计的CDR电路基于锁相环(Phase-Locked Loop，PLL)结构，输入3.125Gb/s的不归零(Non Return to Zero，NRZ)数据，输出1.5625GHz的时钟信号和两路1.5625Gb/s的NRZ数据。为了降低系统功耗，电路采用1.2V的低电压供电，利用低功耗的低压差线性稳压器(Low-DropoutRegulator，LDO)完成电压转换的同时，提高CDR系统的电源噪声抑制性能。鉴相器(Phase Detector,PD)采用全CMOS逻辑的半速率线性鉴相器结构，可以降低压控振荡器(Voltage Controlled Oscillator,VCO)的振荡频率，从而降低功耗，VCO采用三级环形伪差分结构。CDR电路利用电荷泵(Charge Pump，CP)完成电压到电流的转变，采用电流转向技术提高CP的工作速度，CP中的单位增益跟随器采用rail-to-rail结构以提高CP的输出电压范围。
　　CDR电路芯片面积为0.321mm×0.534mm，LDO芯片面积为0.3mm×0.375mm。后仿真结果看出，TT工艺角下，负载为50Ω时，CDR电路输出时钟频率为1.5625GHz，恢复出的两路1.5625Gb/sNRZ数据逻辑正确，时钟峰峰值抖动为0.0626UI，两路数据峰峰值抖动分别为0.0497UI和0.0523UI。CDR电路的核心功耗为6.3mW，锁定时间116.9ns。LDO能够为CDR电路提供精准的电源电压，其输出电压温度漂移为3.4ppm，频率在1kHz以内的电源抑制(Power Supply Rejection，PSR)为-62.34dB。

目录

声明

摘要

第1章 绪论

1．1 课题背景与意义

1．2 国内外研究现状

1．3 研究内容

1．4 论文组织

第2章 时钟数据恢复电路的基本原理

2．1 时钟数据恢复概述

2．2 时钟数据恢复电路的类型及功耗优化

2．2．1 时钟数据恢复电路的类型

2．2．2 模拟PLL结构的CDR电路功耗优化

2．3 低压差线性稳压器概述

2．3．1 低压差线性稳压器的基本结构和原理

2．3．2 低压差线性稳压器的性能指标

2．4 本章小结

第3章 锁相环型时钟数据恢复电路结构和抖动分析

3．1 锁相环型时钟数据恢复电路结构

3．1．1 鉴相器

3．1．2 电荷泵

3．1．3 压控振荡

3．2 抖动的基本概念

3．2．1 抖动的定义

3．2．2 抖动和相位噪声的关系

3．3 时钟数据恢复电路中的抖动

3．3．1 抖动产生

3．3．2 抖动传输

3．3．3 抖动容限

3．4 本章小结

第4章 时钟数据恢复电路设计

4．1 鉴频鉴相器的电路设计

4．2 高速电荷泵电路设计

4．3 压控振荡器的设计

4．4 低通滤波器的设计

4．4．1 锁相环系统环路特征分析

4．4．2 低通滤波器参数的计算

4．5 低压差线性稳压器的设计

4．6 本章小结

第5章 系统的版图设计和后仿真

5．1 可靠性设计

5．2 版图设计要点

5．3 系统的版图和后仿真结果

5．3．1 系统的版图

5．3．2 系统的后仿真结果

5．4 本章小节

第6章 总结与展望

6．1 总结

6．2 展望

参考文献

攻读硕士学位期间发表的论文

致谢