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具有包括交错主位线的分级位线结构的半导体存储器

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摘要

这里披露了一种使用分级位线结构的半导体存储器，所述分级位线结构允许较宽的主位线节距和较低的位线电容。在作为范例的实施例中，存储器(30)包括被以行和列形式安置并用于存储数据的多个存储器单元(MC)。每个列具有至少一个读出放大器(SA

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1. 具有包括交错主位线的分级位线结构的半导体存储器 [P] . 中国专利： CN1220464A . 1999-06-23
2. SEMICONDUCTOR MEMORY DEVICE INCLUDING A HIERARCHICAL BIT LINE STRUCTURE TO SEPARATE A BIT LINE FROM A GLOBAL BIT LINE [P] . 韩国专利： KR20120101838A . 2012-09-17

机译：半导体存储器，包括分层的位线结构，用于将位线与全局位线分开
3. SEMICONDUCTOR MEMORY HAVING HIERARCHICAL BITLINE ARCHITECTURE WITH INTERLEAVED MASTER BITLINES [P] . 韩国专利： KR100570555B1 . 2006-06-21

机译：具有交错主位线的分层位线体系结构的半导体存储器
4. A semiconductor memory having a hierarchical bit line structure having interleaved master bit lines [P] . 韩国专利： KR19990063188A . 1999-07-26

机译：具有具有交错的主位线的分层位线结构的半导体存储器