具有包括交错主位线的分级位线结构的半导体存储器

摘要

这里披露了一种使用分级位线结构的半导体存储器,所述分级位线结构允许较宽的主位线节距和较低的位线电容。在作为范例的实施例中,存储器(30)包括被以行和列形式安置并用于存储数据的多个存储器单元(MC)。每个列具有至少一个读出放大器(SA

说明书

本发明涉及诸如动态随机存取存储器(DRAM)的半导体存储器，特别是，本发明涉及经过改进的具有交错主位线的分级位线结构的半导体存储器。

当现代半导体存储器的集成密度被不断改进的时候，还需要一些不过分复杂和不牺牲性能指标的高产量的设计。在高密度设计中一个关键的的存储器参数是所述位线的电容。当存储器变得较小时，在避免位线电容和位线间电容变得不能被允许的大的同时，可以利用减少数量的读出放大器存储体设计所述结构。所述位线电容相对于存储单元电容越大，输入给相关读出放大器的存储单元信号越小，并且数据误差的相似性就越高。

图1示出了被称之为全长位线结构的现有技术的DRAM结构。每个读出放大器(SA)被连接到一对或两对通常由金属钨构成的相对长的位线上。每个位线连接到沿那个位线分布的大量存储器单元MC上。例如，在列(i+1)中的读出放大器SA_i+1连接到在一侧上的真位线BL_(i+1)a和它的互补位线BL_(i+1)a(非)上，并连接到在另一侧上的真位线BL_(i+1)b和互补位线BL_(i+1)b(非)上。这被称之为“折叠位线结构”。如在这里所使用的，一个列有时会涉及一个位线对。在某些情况下，一个列会涉及两个相邻位线。控制在每个读出放大器两侧上的隔离开关(未示出)以选择哪一个位线组将被写入或读出。与所述位线垂直走向的诸如WL_j、WL_j+1的字线被连接到公共行的单元上并有选择地激活与数据传输和刷新操作相关的单元MC。如图2所示，每个存储器单元MC由场效应管12和存储电容器C组成。如已经公知的，在读操作期间，字线被激活以使在公共行中的晶体管12导通，借此将存储在电容器C中的电荷传输给所述位线，或相反。在读操作之前，所述位线被予充电到一个预定基准电压(稳定电压)。当一个字线被激活从而使电荷在所述电容器和相关位线之间传输时，那个位线的电位发生变化。如果耦合到一个真位线上的单元正在被读出，其互补位线功能提供一个予充电基准电压给所述读出放大器，或相反。因此，当一个单元被访问时，在所述真和互补线之间将产生一个差分电压。这个差分电压被所述列的读出放大器放大，以提供用于数据读出的固态逻辑电平。

所述位线的电容与所述位线的长度成正比。这样，所述位线的长度被能够容忍的最大位线电容所限制。所述最大电容通常是由可允许的读出裕度和功耗确定的。因此，为了通过增加一个阵列中存储器单元的数量来增加存储器电容，需要有更多的读出放大器被用于该阵列。但是，由于读出放大器相对较大，所以，芯片尺寸将相应增加。

图3简要示出了被称之为分级位线结构的另一个现有技术DRAM结构，给结构弥补了上述全长位线布局的某些不足。这个结构类似于在发明名称为“具有分段位线的DYNAMIC存储器阵列”的美国专利No.Re.33,694中披露的电路结构。诸如SA_i的每个读出放大器被连接到一对主位线MBL和MBL(非)(分别是真和互补位线)上。所述主位线由诸如铝和钨的金属构成。数量为K的开关SW被连接在诸如MBL的每个主位线和钨的K个相应局部位线LBL₁-LBL_K之间。控制线17₁-17_K控制开关SW的开关状态，其中，每个控制线激活或去激活一个公共行的所述开关。所述主位线被构成在与所述局部位线不同的垂直层上。通常高达数百个的一定数量的存储器单元MC被连接到每个局部位线上。当需要访问一个特定的存储器单元MC时，连接到与那个单元相关的所述局部位线、例如是连接到位线LBL_K的开关SW经过施加到控制线17_K的逻辑高被接通。这样，在读/写操作期间，只有一个局部位线对LBL、LBL(非)被连接到所述列的主位线上并连接到相关的读出放大器上。由于每个局部位线短于全长结构，所以它的电容较小。总的位线电容是所述局部位线电容和所述主位线电容之和。但是，由于所述局部位线被直接耦合到大量存储器单元上，这些耦合又被有效分布给所述局部位线电容而所述主位线没有被直接耦合到所述单元上，所以，每个单位长度的主位线电容小于每个单位长度的局部位线电容。这样，对于一个给定的列长度来讲，所述总电容可能大大小于在全长布局的情况。因此，对于具有规定数量存储器单元的芯片需要占据空间较小的读出放大器。即，所述结构允许每个读出放大器被用于更多的单元，并被耦合到所述局部位线和一个长主位线上，借此以减少每个芯片读出放大器的数量。如果指定给所述开关SW和附加控制电路的区域不超过通过减少读出放大器而节省的区域，那么，可以提供很小尺寸的芯片。

图3所示布局的一个缺点是在每个列中，所述主位线运行所述列的全长，从而使诸如C_i、C_i+1的相邻列的主位线并列运行。因此，主位线(MBL)的节距、即相邻主位线的中心线之间的周期间距基本与局部位线的节距相同。由于是高密度存储器，所以，所述MBL节距相应较小。当间距较近的MBL之间的短路的相似性是大量的时，这限制了所述存储器的产出。另外，所述MBL的宽度必须保持很窄以提供相邻MBL之间的要求间距，这导致制造处理更加困难。另外，相邻MBL之间很近的间距导致较高的位线间电容，并因此导致较高的总MBL电容。

图3所示结构的另外一个缺点是对与每个主位线相关的很多位线开关布局的增补困难。所述开关和它们对应的控制线占据大量的芯片空间，并因此导致制造处理更加困难。另外，需要选择激活或去激活大量开关的附带的控制和译码电路的需要是特别复杂并消耗空间。

因此，需要一种半导体存储器结构，这种半导体存储器结构的位线电容被保持得很低，而不需要过于复杂的附带的布局且能够导致高产出。

本发明的目的就是要提供一种使用允许被加宽的主位线节距并具有低位线电容的分级位线结构的半导体存储器。在一个实施例中，所述存储器包括用于存储数据并以行和列形式安置的多个存储器单元。每个列具有至少一个读出放大器、至少一对可操作地耦合到所述读出放大器上的主位线、和至少两对耦合到所述存储器单元上并可选择地耦合到所述读出放大器上的局部位线，其中，所述局部位线对的至少一个可选择地经过所述主位线对耦合到所述读出放大器上。每个主位线的长度短于所述列长度。至少某些主位线的至少一部分的节距长于所述局部位线的节距。所述主位线以交错结构形式安置。所述位线既可以以开路形式也可以以折叠形式安置。

由于所述主位线的节距宽于所述局部位线的节距，例如，前者约是后者的两倍，所以，主位线的处理比较容易，借此，增加了产品的产出。另外，每个主位线的长度可以基本上与所述局部位线的长度相同，由此，实质上减少所述主位线的电容。较宽的主位线节距还减少了位线间电容，借此，减少了总的主位线电容。另外，最好只有两个位线选择开关被用于每个主位线，以便减少所述附加电路的复杂性和所需控制/译码电路。

在通常用于闪速RAM和其他应用的另一个实施例中，通过对于每个读出放大器使用一个基准单元删除互补主位线和局部位线。相互交错的主位线被选择性地耦合到两个局部位线上，且其长度约等于每个存储器块中所述列长度的一半。对于这个实施例本身来讲，主位线的节距宽于局部位线的节距。

下面结合附图描述本发明的最佳实施例，在附图中，相同的标号表示整个附图中类似或相同的特性，其中：

图1示出了现有技术的全长DRAM结构；

图2简要地示出了一个存储器单元；

图3示出了现有技术中一个具有分级位线结构的DRAM；

图4示出了根据本发明使用折叠位线结构的半导体存储器的第一实施例；

图5示出了这里所述本发明的存储器内位线布局的一部分；

图6示出了本发明使用共享读出放大器的第二实施例；

图7和图8示出了本发明另外的折叠位线实施例；

图9示出了本发明使用开路位线结构的一个实施例；

图10和11示出了本发明使用具有每个读出放大器的多个基准单元的另一个实施例；

图12示出了本发明将多于两个的局部位线用于每个主位线的另一个实施例。

本发明涉及用于半导体存储器的改进的分级位线结构。本发明提供一种途径以获得与现有技术比较没有过分复杂电路并能够具有较宽的主位线节距和较低的主位线电容。为讨论的目的，仅以DARM芯片为例描述本发明的实施例。但是，本发明有更加广泛的应用范围。仅仅借助于举例，本发明可以应用于诸如EDO-DRAM、SDRAM、RAMBUS-DRAM、SLDRAM、MDRAM、SRAM、闪速RAM、EPROM、EEPROM、掩蔽ROM或归并DRAM逻辑(嵌入DRAM)等。

图4简要示出了作为本发明第一实施例的DRAM存储器单元阵列30的一部分。虽然为讨论的目的只示出了所述阵列30的4个列C_i-C_i+3，但所述阵列通常包括数百个或数千个列。通常，每个DRAM芯片使用大量的阵列30。每个阵列包括一个诸如是SA_i的被耦合到折叠位线配置、即其中的位线对被连接到所述读出放大器的相同侧配置中的一对主位线MBL_1i、MBL_1i(非)上的读出放大器。所述主位线(MBL)对以从左到右交替用于每个顺序列的形式相互交错。另外，每个列主位线的长度基本与如LBLi、LBLi(非)的所述局部位线的长度相同。如在下面将要详细讨论的，通过以这种方式交错的所述主位线，和通过将它们的长度缩短为约等于所述列长度的1/2或更短，所述主位线的节距和现有技术的结构相比可以被加宽。由于主位线的长度缩短和相邻MBL之间的间距增加，所以，减少了总的主位线电容。间距的增加导致相邻MBL的位线间电容减小，借此，减小了总的MBL电容。所述MBL节距可以被设计成所述LBL节距的两倍。较宽的MBL节距减少在相邻主位线之间的电短路而导致所述DRAM的改进产出。另外，通过加宽所述MBL的节距，可以增加所述主位线宽度，借此缓和对所述MBL的制造要求和减少在所述线中开路的可能性，

诸如列C_i的阵列30的每列包括在两侧之任一侧上所述列之间可被共享或不被共享的一个读出放大器SAi。最好是共享结构，以便减少对给定存储器容量的读出放大器的数量。关于不被共享情况、即图4所示的情况，一个主位线对MBL_i、MBL_i(非)被耦合到读出放大器SAi。如MBL_i的每个真主位线经过通常是NFET的两个位线选择开关23和25中的一个选择性地耦合到两个真局部位线LBL_1i或LBL_2i的一个上，类似的，如MBL_i(非)的每个互补主位线经过耦合到它上面的选择开关23和25选择性地连接到两个互补局部位线LBL_1i(非)或LBL_2i(非)的一个上。所述主位线被制造在与所述局部位线不同的垂直层上。所述MBL例如可以由铝或钨构成，而所述LBL通常由钨构成。每个局部位线通常被连接到例如是256或512 8F²单元的数百个存储器单元上，其中，F是最小特征尺寸。在图4所示的实施例中，存储器单元的列(例如是列C_i)被规定为耦合到诸如LBL_1i的真局部位线和耦合到诸如LBL_1i(非)的相邻相应互补位线上的存储器单元。但是，如这里所使用的，术语“列”并不受此限制。在其他的所述列中，所述存储器单元的列也有被认为仅是耦合到所述真和互补局部位线上的那些存储器单元，诸如是在图4简单布局中示出的耦合到LBL_1i和LBL_2i的存储器单元。如这里所讲的，所述“列长度”通常表示在读出放大器存储体之间相隔的长度。例如，图4所示的列长度是D3a+D3b。另外，术语“交错的”试图包括如图4所示的所述主位线在单一交替列内的存储器单元子阵列中从左到右相互交替的情况，以及所述主位线在一个子阵列的左手侧上并排运行以用于两个或更多相邻列、然后在该子阵列的右手侧上并排运行以用于两个或更多相邻列的其他情况。另外，所述局部位线长度通常意味着从耦合到所述局部位线一端的第一存储器单元到耦合到那个局部位线另一端的最后一个存储器单元之间相距的距离(忽略虚单元以简化讨论)。

在阵列30的每个列中，在所述真主位线和最接近所述读出放大器的所述局部位线(例如LBL_1i)之间耦合有一个位线选择开关23，并在最接近所述读出放大器的互补局部位线(例如LBL_1i(非))和互补主位线MBLi(非)之间耦合有另一个开关23。类似的，一个开关25被耦合在距离所述读出放大器最远的所述真局部位线(例如LBL_2i)和所述真主位线之间，而另一开关25耦合于距离所述读出放大器最远的互补局部位线(例如LBL_zi)和互补主位线之间。同一列的开关25、23具有在电路结点处连接的源，并借助于通孔的相互连接连接到相关的MBL上。每个MBL可以具有轻微的斜度36以增加相邻列被交错MBL的间距。

开关控制线27₁和27₂与字线平行运行并连接到在一个行中排列成一线的FET开关23和25的栅极。控制线27₁和27₂中的每一个起源于地址译码器和所述控制电路在现有技术中是已知的。由此，例如，当需要对耦合到LBL_1i上的存储器单元进行访问(写或读)时，地址译码器和控制电路(未示出)驱动控制线27₁变高，借此以使连接到它上面的所有FET开关23和25导通。当例如是WL_j或WL_j+1的用于需要被访问存储器单元的字线是耦合到目标单元所述列中所述读出放大器上的列选择线(未示出)时，它们将被激活。当控制线27₁是高时，控制线27₂是低，或相反，借此，只有在任一列中的位线开关23或25在任一给定时间被导通。因此，主位线MBL_i被电连接到局部位线LBL_1i或LBL_2i上。类似的，主位线MBL_i被电连接到LBL_1i(非)或LBL_2i(非)上。

所述主位线最好具有与所述局部位线近似相同的长度。距离D3a表示主位线的长度以及在该图左侧上诸如LBL_1i的所述局部位线的长度。距离D3b是与右手侧上位线相关的相应距离。距离D3a最好等于D3b，借此使所述主位线的长度大约是所述列长度的一半。(一个列的长度等于D_3a+D_3b，即相邻读出放大器存储体之间的近似间距)，由此。与所述主位线的长度大约与所述列长度相同的图2所示现有技术结构相比，所述主位线的长度将被减半。这样，可以大大减小正比于长度的主位线电容。与图1所示现有技术的全长结构比较，所述局部位线的长度仅仅是一半长(假设在两种情况下读出放大器的间隔距离相同)。如上所讨论的，由于每个单元长度的MBL电容小于每个单元长度的LBL电容，所以，是LBL电容和MBL电容之和的总电容小于在全长结构情况下的电容。

如上所述，由于所述MBL的长度在一半处被切断和所述主位线被安置成交错结构，所以，相邻列的主位线不并排运行。这样，所述主位线的节距、即所述主位线的中心线间的周期间距可以被加宽。在图4中，距离D2表示公共列的真和互补主位线中心线之间的距离。距离D4表示相距两列的相邻主位线之间的距离。所述D4最好被设计成等于D2以提供在所述行方向上的均匀间距的主位线。利用均匀间距的主位线，任一两个相邻主位线之间的间距基本上被最大化(用于给定的位线宽度)。主位线之间的间距越大，短路的可能性就越小。另外，通过增加相邻主位线对之间的距离，能够减少由于不同对主位线之间的耦合以及所引起的噪声。另外，由于增加了间距，所以，可以减小所述主位线的电容。

本发明的另一个优点是它在主位线宽度方面提供了设计的灵活性。通过增加所述节距，所述节距可以被加宽，从而缓和了对生产数千非常薄金属线的制造要求。利用较宽的主位线，可以减少所述线中开路电路的可能性。

图5的平面视图示出了存储器阵列30或下面描述本发明其他实施例中作为例子的部分主位线和局部位线。如上所述，诸如在C_i和C_i+2之间的相隔两列的MBL间的间距D4最好等于所述MBL节距D2，借此，所述多个MBL被均匀隔开。另外，所述主位线的宽度W_M可以被设计成大约是所述MBL节距D2的一半。所述局部位线节距D1基本上小于所述MBL节距，以便与相邻行存储器阵列的连接。对于相邻列的LBL之间距离D6等于D1/2(距离D1的一半)的均匀间隔的LBL，所述LBL节距可以是所述MBL节距的一半。

对于这里所描述的实施例，用于控制字线、列选择线、位线开关23和25、以及耦合到所述局部位线上的量化电路(未示出)等的适当定时和控制电路在现有技术中是已知的，因此在这里不再描述。本发明可以使用在向所述DRAM输入地址的基础上从/向所述存储器单元读出/写入数据的传统技术。用于每个读出放大器的电路结构也可以是传统的。

涉及所述局部和主位线的位线开关23、25的实际结构可以是类似于在上述美国专利No.Re 33,694中披露的那些开关中的一个。

参看图6，该图示出了除使用了一个共享读出放大器结构之外基本与图4所示存储器阵列30相同阵列30’的本发明另一个实施例。这样，图6所示的诸如SA_i的每个读出放大器都包括在任一侧上的隔离或多路转换开关(未示出)以选择诸如31或32中的哪一个子阵列将被访问。诸如SA_i的每个读出放大器由此被耦合到两个主位线对MBL_a、MBL_a(非)和MBL_b、MBL_b(非)上。主位线MBL_b可选择地耦合到局部位线LBL_1b或LBL_2b上；主位线MBL_a可选择地耦合到局部位线LBL_1a或LBL_2a上。互补主位线MBL_a(非)和MBL_b(非)被类似可选择地耦合到所述互补局部位线上。为了对子阵列32的存储器单元进行访问，控制线27₁或27₂被激活，为了访问子阵列31中的一个单元，控制线27₃或27₄被激活。读出放大器SA_i+1有选择地放大来自子阵列32存储器单元或来自另一侧(图中仅示出了一部分)子阵列33存储器单元的信号。通常在DRAM芯片中具有大量的如31-33的子阵列，其中，每个子阵列的读出放大器被耦合到来自公共列译码器的列选择线上。在任一事件中，上述有关存储器阵列30的优点、即关于加宽的MBL间距、被减少的MBL电容等优点同样可以被应用于具有共享读出放大器结构的存储器阵列30’。由于将所述读出放大器的数量减少了一半从而减少了例如诸如是64Mb、128Mb或1Gb原形机的当今容量的给定存储器芯片容量的芯片尺寸，所以共享读出放大器是最佳的。

参看图7，该图示出了本发明另一个被指定为存储器阵列40的实施例。在这个实施例中，如SA_i的每个读出放大器被可选择的连接到主位线对MBL_i、MBL_i(非)或局部位线对LBL_1i、LBL_1i(非)上。位线MBL_i和LBL_i+1连接到读出放大器SA_i的一个公共电路点(未示出)上。类似的，位线MBL_i(非)和LBL_1i(非)连接到SA_i中的另一个公共电路点上。由此，位线MBL_i和LBL_1i连接到第一读出放大器的输入端，而位线MBL_i(非)和LBL_1i(非)连接到第二读出放大器的输入端。(上面讨论的差分电压被施加在第一和第二读出放大器输入端之间)。如上面所讨论的实施例，所述读出放大器的结构可以是被共享的，也可以不是被共享的，其中共享情况是最佳的。局部位线LBL_1i和LBL_2i在表示为“g”的中心区域被解除电连接。主位线MBL_i和MBL_i(非)经过一个内层互连在各自的电路结点66处分别连接到位线LBL_2i和LBL_2i(非)上。控制线48、49、50和51分别控制所有列的开关57、53、59和61的通/断状态。

在图7所示的“偶数”列、即C_i、C_i+2、…、C_N中，为了访问连接到近侧位线如LBL_1i或它的互补位线LBL_1i(非)的存储器单元MC，控制线48被驱动为高以使开关57导通，和控制线49保持为低以使开关53截止。为了访问连接到远侧位线LBL_2i或LBL_2i(非)的存储器单元，控制线49被驱动为高和控制线48保持为低。类似的，在奇数列C_i+1、C_i+3、…、C_N-1中，为了访问连接到如LBL_1(i+1)或它的补位线上的近侧局部位线的存储器单元，控制线51和50分别被驱动到高和低或相反以便访问连接到如LBL_2(i+1)和LBL_2(i+1)(非)的远侧局部位线上的单元。

如果使用共享的读出放大器结构，诸如SA_i的每个“偶数”读出放大器将如上所述被可选择地在一侧上耦合到主位线对MBL_i、MBL_i(非)或局部位线对LBL_1i、LBL_1i(非)上，而在另一侧上耦合到MBL对MBL_i’、MBL_i’(非)或LBL对LBL_1i’、LBL_1i’(非)上。控制线48’和49’将以和48、49类似的方式工作，以控制开关53’和57’的状态。可以在每个读出放大器内以传统的方式使用隔离(多路传输)开关以选择例如子阵列31或32的哪一个子阵列将被访问。但是，所述开关53、53’、57和57’最好具有如LBL选择开关和隔离开关的双重功能。这种办法节省了否则将被利用的用于隔离开关的空间。由此，例如，为了访问阵列32，控制线48’和49’应当保持为低以使所述子阵列31和偶数读出放大器隔离，同时控制线48或49中的一个被驱动为高，以对子阵列32的目标局部位线进行访问。类似的，在如SA_i+1的奇数读出放大器相对侧上被共享的子阵列(未示出)可以在控制线50、51、50’和51’的控制下以类似的方式被隔离或访问。

存储器阵列30的上述优点，即较宽的主位线节距、较低的主位线电容等同样被图7所示的实施例40显示出来。所述距离D1、D2、D3a、D3b和D4可以和存储器阵列30中的这些距离相同或类似。一个不同是存储器阵列40对每个子阵列使用4个控制线48-51，而阵列30只使用了两个控制线。阵列40的一个优点是耦合到诸如LBL_1i的近侧局部位线上的存储器单元MC看不到任何主位线电容，借此，来自这些存储器单元的单元信号将比在阵列30中的这些信号高。

图8简要示出了本发明的另一个实施例。除了近侧局部位线没有被直接耦合到读出放大器但可以经过开关67或73选择性地耦合到在读出放大器输入端处的相关主位线上以外，存储器阵列40’基本与图7所示存储器阵列40相同。例如，为了访问连接到LBL_1i或LBL_1i(非)上的单元，控制线48被驱动为高以使开关67导通，控制线49被保持为低以使开关53截止，或相反，以便对连接到LBL_2i或LBL_2i(非)上的单元进行访问。控制线50和51被类似驱动为高或低，以选择性地访问奇数列中的存储器单元。另外，阵列40’具有与上述存储器阵列40相同的优点。如果使用一个共享读出放大器结构，那么，局部位线选择开关在如上所述控制线48-51和48’-51’的控制下也应当具有隔离开关的功能。

参看图9，该图示出了本发明的另一个实施例存储器阵列80。这个实施例使用一个具有在相邻列中的交错主位线和可选择地耦合到每个读出放大器的两个局部位线的开路位线结构。诸如SA_i的每个读出放大器具有一个主位线对MBL,MBL与在所述读出放大器一侧上延伸的MBL和在另一侧上延伸的MBL耦合。每个真主位线MBL和每个互补主位线MBL(非)被连接到位于第一位线选择开关23和第二位线选择开关25之间的不同电路结点82上。每个开关23被耦合在最接近相关读出放大器的局部位线LBL₁或LBL₁(非)和相应主位线MBL或MBL(非)之间。每个开关25被耦合在距离相关读出放大器最远的局部位线和相关主位线之间。控制线87₁到87₄交替连接到交替列的相应开关23和25上。为了访问耦合到LBL或LBL(非)的单元，控制线87₁和87₃被驱动为高，而控制线87₂和87₄被保持为低，或相反，以便对耦合到LBL₂或LBL₂(非)上的单元进行访问。

在存储器单元80中，每个主位线的长度与每个局部位线的长度基本相同，并且大约是所述列长度的一半或更少。通过在交替列中交错所述处位线，和通过使它们的长度大约等于所述列长度的一半，可以利用与上述图4-8的实施例所述使用折叠位线的类似方式将所述主位线的间距选择为大约是所述局部位线节距的两倍。例如是较低的MBL电容、较宽的MBL节距和不是特别严格制造处理的生产等上面所讨论的图4-8的实施例的优点可以很容易地应用于图9所示的开路位线结构中。

可以利用与将图4的存储器阵列30改变成图7所示存储器阵列40或图8所示存储器阵列40’类似的方式改变开关23和25的位置来修改图9所示的结构，即，可以直接通过在如LBL₁的局部位线和所述读出放大器输入端之间移动开关23，将每个局部位线LBL₁和LBL₁选择性地连接到相关读出放大器上。在这种情况下，每个开关25最好也被移到位于或者是图7所示主位线和相应读出放大器输入端之间或者是图8所示近侧局部位线和主位线之间的读出放大器附近。在其中的任何一种情况下，远侧局部位线LBL₂和LBL₂(非)都将被直接连接到相应主位线上，如图7和8所示。对于这些修改的实施例都需要将很多控制线加长两倍。

图10检验示出了本发明指定为存储器阵列100的另一个实施例。通过使用在诸如SA_i的每个读出放大器中的基准单元RC，这个实施例不使用互补主位线和互补局部位线。所述基准单元RC向所述读出放大器提供一个基准电压，而在上述的实施例中，当访问被耦合到所述真MBL的单元时，这个基准电压是由所述互补MBL提供的，而当访问互补MBL时，这个基准电压是由所述真MBL提供的。存储器阵列100适于用在例如闪速RAM芯片中。

在存储器阵列100中，诸如SA_i的每个读出放大器被耦合到一侧上的第一主位线MBL₁和另一侧上的第二主位线MBL₂上。为了访问在耦合到那个列的局部位线LBL₁₁上的列C_i中的单元，控制线87₃被驱动为高，以使耦合到它上面的开关23导通，而控制线87₁、87₂和87₄保持为低。类似的，为了访问耦合到LBL₁₂上的列Ci中的单元，控制线87₁-87₃保持为低，而控制线87₄被驱动为高，等等。(应当注意，在上述折叠位线实施例中，一个存储器单元的列包括耦合到一个位线对的真和互补局部位线上的存储器单元，即耦合到每个存储器块的4个局部位线上的存储器单元。在图10所示的阵列中，一个列被规定为只耦合到诸如存储器块131的列C_i中LBL₂₁和LBL₂₂或在存储器块132中的列Ci的LBL₁₁和LBL₁₂的两个局部位线上的那些存储器单元)。

在存储器单元阵列100的布局中，每个MBL与相邻列的的所述MBL相互交错，每个MBL只被耦合到两个局部位线上，和每一个的长度都大约是所述列长度L_C的一半或更少。这样，存储器阵列100呈现出与上述实施例相同的优点，即，较宽的MBL节距、被减少的MBL电容以及不受严格限制的生产处理等。所述MBL节距最好大约是所述局部位线节距的两倍。

在图9所示实施例的情况下，可以以类似于将图4所示存储器阵列30修改成图7所示存储器阵列40或图8所示存储器阵列40’的方式改变开关23和25的位置修改所述存储器单元阵列100。即，每个近侧局部位线LBL₁₁和LBL₂₁可以直接通过将开关23移位到诸如LBL₁₁的近侧局部位线和所述读出放大器输入端之间选择性的连接到相关读出放大器上。在这种情况下，每个开关25也最好移位到或是位于所述主位线和相应读出放大器输入端之间或是位于近侧局部位线和所述主位线之间的读出放大器的附近。在其中的任何一种情况下，远侧局部位线LBL₁₂或LBL₂₂都被直接连接到相应的主位线上。如图7和8所示。对于这些修改实施例的任何一种情况，都需要将许多控制线加长两倍。

参看图11，存储器单元200是本发明的另一个实施例。如图10所示存储器单元阵列100的情况，阵列200与每个读出放大器如SA_i结合使用一个基准单元RC。阵列200的每个读出放大器被用于放大多个列的单元信号电平，这是通过在每个读出放大器任一侧上的多路转换器M₁和M₂实现的。在图11所示的实施例中，每个读出放大器以共享结构的形式经过MUX M₁耦合到一侧上的主位线MBL₁-MBL₄和经过MUX M₂耦合到另一侧上的MBL₅-MBL₈。MBL₁被选择性地耦合到局部位线LBL₁₁或LBL₁₂；MBL₈被选择性地耦合到LBL₈₁或LBL₈₂等。读出放大器SA_i选择性地放大来自列C_j、C_j+1、C_j+4和C_j+5中存储器块231和232内存储器单元的单元信号。读出放大器SA_i+1放大列C_j+2、C_j+3、C_j+6和C_j+7中存储器块232和233内存储器单元的单元信号。这样，在这个例子中，每个读出放大器选择性地放大来自每侧上4个列的信号。当然，可以将多数几个个或少数几个列指定给每个读出放大器。和上面所讨论的实施例相同，在每个存储器块中的所述主位线被交错并且是所述列长度的一半。另外，所述MBL的节距大约是所述LBL节距的两倍。

参看图12，该图示出了本发明另一个实施例存储器阵列300，当两个以上的局部位线被结合每个主位线使用时，该存储器阵列300使用了本发明。对于这种情况，在部分存储器单元阵列中，主位线的间距宽于局部位线的间距，而不是象上述实施例可能的那样在整个存储器单元阵列中主位线的节距都宽于局部位线的节距。

在图12所示的例子中，如LBL_1i- LBL_4i的4个局部位线借助于控制位线开关23和25开关状态的控制线27₁-27₄被选择性地连接到如MBL₁的相应主位线上。中心区域304中的局部位线在间隙“g”处被解除电连接。在这个例子中，假设所有的局部位线都具有相同的长度。在存储器块区域302和306中，主位线节距D2宽于局部位线节距D1，最好是所述局部位线节距的两倍。在中心区域304内，MBL节距D5与LBL节距D1基本相同。因此，在这个例子中，近似有一半的存储器单元阵列区域的MBL节距是LBL节距的两倍。由此，由于在某些部分的存储器单元阵列区域中较宽的MBL节距，所以对于这些部分来讲，短路和开路的概率被减少，借此，改善了整个存储器的可靠性。

当在展示和描述上述实施例过程中所述主位线被描述成在交替列或交替列对中的间隔读出放大器存储体之间相互交错时，应当理解，在其他实施例中，所述主位线也可以被设计成并排运行以用于在间隔读出放大器存储体之间存储器单元子阵列(或存储器块)左手侧上的两个或多个列，然后再并排运行以用于所述子阵列右手侧上的两个或多个列。此外，所述主位线不需要均匀地彼此隔开，这样，例如从列C_i到C_i+1列的节距可以被设计得不同于从C_i+1到C_i+2列的节距。对于其中的任何一种情况，仍然可以实现使整个存储器单元阵列的至少一部分的主位线节距宽于局部位线的节距。

根据前面的描述，已经讨论了用于半导体存储器的分级位线结构，这种结构能够提供较宽的主位线节距和较低的主位线电容而又不过分复杂。当上述描述包括很多规定时，这些规定不构成对本发明范围的限制，只用于解释本发明的实施例。对于本专业领域内的技术人员来讲，可以做出很多不脱离权利要求书限定的本发明精神和范围的变化。