一种减小寄生电容couple影响的阵列基板及其制作方法

摘要

本发明涉及显示器技术领域，提供一种减小寄生电容couple影响的阵列基板及其制作方法，包括：玻璃衬底；第一金属层，形成了间隔分布的栅极、第一CK信号走线与第三CK信号走线；栅绝缘层，镀在玻璃衬底与第一金属层的上表面；画素电极；第一电极块；第二电极块；第三电极块；有源层；第二金属层，形成了间隔分布的源极、漏极与第一信号连接线；钝化层，镀在栅绝缘层、有源层、第二金属层、画素电极的上表面；导电层，镀在钝化层的上表面；遮光金属层，镀在钝化层的上表面。本发明的优点在于：导电层的电位高低与栅极的电位高低相反，栅极对于漏极的耦合效应和导电层对于漏极的耦合效应相互抵消，减小寄生电容couple影响，从而减小Feedthrough电压。

说明书

技术领域

本发明涉及显示器技术领域，具体地涉及一种减小寄生电容couple影响的阵列基板及其制作方法。

背景技术

对于TFT-LCD显示器而言，一般把与画素电极相连的TFT一侧叫做漏极，漏极与栅极金属之间形成的电容叫做寄生电容C

结合图1与图2，在TFT关闭的瞬间，栅极电压V

如图2所示，由于Feedthrough电压的存在，会导致理想状态的公共电极V

发明内容

本发明要解决的技术问题，在于提供一种减小寄生电容couple影响的阵列基板及其制作方法，通过在漏极上方设置导电层，导电层的电位高低与栅极的电位高低相反，栅极对于漏极的耦合效应和导电层对于漏极的耦合效应相互抵消，减小寄生电容couple影响，从而减小Feedthrough电压。

本发明是这样实现的：

一种减小寄生电容couple影响的阵列基板，包括：

玻璃衬底；

第一金属层，镀在所述玻璃衬底的上表面，形成了间隔分布的栅极、第一CK信号走线与第三CK信号走线，所述第一CK信号走线的电位高低与所述第三CK信号走线的电位高低相反；

栅绝缘层，镀在所述玻璃衬底与所述第一金属层的上表面，所述栅绝缘层开设有第一挖孔、第二挖孔与第三挖孔，所述栅极露出于所述第一挖孔，所述第一CK信号走线露出于所述第二挖孔，所述第三CK信号走线露出于所述第三挖孔；

画素电极，镀在所述栅绝缘层的上表面，还位于所述栅极的侧方；

第一电极块，镀在所述第一挖孔，还与所述栅极连接；

第二电极块，镀在所述第二挖孔，还与所述第一CK信号走线连接；

第三电极块，镀在所述第三挖孔，还与所述第三CK信号走线连接；

所述第一电极块、第二电极块、第三电极块与所述画素电极的材料相同；

有源层，镀在栅极绝缘层的上表面，还位于所述栅极的正上方；

第二金属层，镀在所述栅绝缘层的上表面，形成了间隔分布的源极、漏极与第一信号连接线，所述源极与所述有源层的左端连接，所述漏极与所述有源层的右端连接，所述漏极还与所述画素电极连接，所述第一信号连接线的右端与所述第一电极块连接，所述第一信号连接线的左端与所述第二电极块连接；

钝化层，镀在所述栅绝缘层、有源层、第二金属层、画素电极的上表面，所述钝化层开设有第四挖孔，所述第三电极块露出于所述第四挖孔；

导电层，镀在所述钝化层的上表面，还位于所述漏极的正上方，所述钝化层的上表面还镀有第二信号连接线，所述导电层与所述第二信号连接线的右端连接，所述第二信号连接线的左端穿过所述第四挖孔与所述第三电极块连接；

遮光金属层，镀在所述钝化层的上表面，还位于所述有源层的沟道正上方，所述遮光金属层与所述导电层、第二信号连接线间隔设置；

所述遮光金属层、导电层、第二信号连接线与所述第一金属层的材料相同。

进一步地，还包括：

所述第二金属层还形成了间隔分布的TP走线；

外绝缘层，镀在所述导电层、遮光金属层、钝化层的上表面，所述外绝缘层开设有第五挖孔，所述第五挖孔穿透所述钝化层，所述TP走线露出于所述第五挖孔；

公共电极，镀在所述外绝缘层的上表面，所述公共电极还穿过所述第五挖孔与所述TP走线连接。

进一步地，所述第一金属层、第二金属层、导电层、第二信号连接线、遮光金属层都是Ti/AL/Ti三层结构或者MO/AL/MO三层结构。

进一步地，所述栅绝缘层是SiOx单层结构或者SiNx/SiOx双层结构，所述钝化层是SiO

进一步地，所述有源层是IGZO材质，所述画素电极、第一电极块、第二电极块、第三电极块与公共电极都是ITO材质。

进一步地，所述第一金属层还形成了间隔分布的第二CK信号走线与第四CK信号走线，所述第二CK信号走线的电位高低与所述第四CK信号走线的电位高低相反；

所述第一CK信号走线是与第一行的阵列基板的栅极连接，所述第二CK信号走线是与第二行的阵列基板的栅极连接，所述第三CK信号走线是与第一行的阵列基板的导电层连接，所述第四CK信号走线是与第二行的阵列基板的导电层连接。

进一步地，所述第一CK信号走线的信号时序相位比所述第二CK信号走线的信号时序相位提早四分之一周期，所述第三CK信号走线的信号时序相位比所述第四CK信号走线的信号时序相位提早四分之一周期。

一种减小寄生电容couple影响的阵列基板的制作方法，包括以下步骤：

S1、将第一金属层镀在玻璃衬底的上表面，形成间隔分布的栅极、第一CK信号走线与第三CK信号走线，所述第一CK信号走线的电位高低与所述第三CK信号走线的电位高低相反；

S2、将栅绝缘层镀在所述玻璃衬底与所述第一金属层的上表面；

S3、在所述栅绝缘层开设第一挖孔、第二挖孔与第三挖孔，所述栅极露出于所述第一挖孔，所述第一CK信号走线露出于所述第二挖孔，所述第三CK信号走线露出于所述第三挖孔；

S4、将画素电极镀在所述栅绝缘层的上表面，所述画素电极还位于所述栅极的侧方；

将第一电极块、第二电极块、第三电极块分别镀在所述第一挖孔、第二挖孔、第三挖孔，所述第一电极块与所述栅极连接，所述第二电极块与所述第一CK信号走线连接，所述第三电极块与所述第三CK信号走线连接；

所述第一电极块、第二电极块、第三电极块与所述画素电极的材料相同；

S5、将有源层镀在所述栅绝缘层的上表面，所述有源层位于所述栅极的正上方；

S6、将第二金属层镀在所述栅绝缘层的上表面，形成间隔分布的源极、漏极与第一信号连接线，所述源极与所述有源层的左端连接，所述漏极与所述有源层的右端连接，所述漏极还与所述画素电极连接，所述第一信号连接线的右端与所述第一电极块连接，所述第一信号连接线的左端与所述第二电极块连接；

S7、将钝化层镀在所述栅绝缘层、有源层、第二金属层、画素电极的上表面；

在所述钝化层开设第四挖孔，所述第三电极块露出于所述第四挖孔；

S8、将导电层、第二信号连接线与遮光金属层镀在所述钝化层的上表面，所述导电层还位于所述漏极的正上方，所述导电层与所述第二信号连接线的右端连接，所述第二信号连接线的左端穿过所述第四挖孔与所述第三电极块连接，所述遮光金属层还位于所述有源层的沟道正上方，所述遮光金属层与所述导电层、第二信号连接线间隔设置；

所述遮光金属层、导电层与所述第一金属层的材料相同。

进一步地，还包括：

在所述S6之中，所述第二金属层还形成了间隔分布的TP走线；

S9、将外绝缘层镀在所述导电层、遮光金属层、钝化层的上表面，所述外绝缘层开设第五挖孔，所述第五挖孔穿透所述钝化层，所述TP走线露出于所述第五挖孔；

S10、将公共电极镀在所述外绝缘层的上表面，所述公共电极的引线穿过所述第五挖孔与所述TP走线连接。

进一步地，所述第一金属层、第二金属层、导电层、第二信号连接线、遮光金属层都是Ti/AL/Ti三层结构或者MO/AL/MO三层结构。

本发明的优点在于：1、在漏极上方设置导电层，导电层与漏极之间形成补充电容，栅极的信号由第一CK信号走线提供，导电层的信号由第三CK信号走线提供，导电层的电位高低与栅极的电位高低相反，栅极对于漏极的耦合效应和导电层对于漏极的耦合效应相互抵消，减小画素电极与漏极之间产生的电压差，减小寄生电容couple影响，从而减小Feedthrough电压，降低液晶显示器的画面闪烁；当补充电容与寄生电容大小相等时，消除Feedthrough电压，提高液晶显示器的画面显示稳定性。2、导电层是设置在靠近漏极与有源层接触的位置，该位置的场强会更大，这样就可以降低有源层半导体和漏极的金属线接触形成的肖特基势垒，可以降低接触电阻，从而增大开态电流。3、ITO具有良好的导电性和透光性，本发明的画素电极、第一电极块、第二电极块与第三电极块的选材都是ITO，所以画素电极、第一电极块、第二电极块与第三电极块可以在同一道工艺中成膜，这样就可以简化基板结构，提高产能。4、通过在栅绝缘层预先开设第一挖孔、第二挖孔与第三挖孔，然后分别填充第一电极块、第二电极块与第三电极块，避免了后序制程蚀刻对第一金属层的金属造成影响。5、导电层没有覆盖到有源层的沟道，但是在有源层的沟道正上方镀有浮空的遮光金属层，可以起到遮光作用，提高TFT器件的稳定性。

附图说明

下面参照附图结合实施例对本发明作进一步的说明。

图1是背景技术中TFT器件的栅极与漏极存在寄生电容的示意图。

图2是背景技术中由于Feedthrough电压的存在导致理想状态的公共电极V

图3是本发明的减小寄生电容couple影响的阵列基板的设计简图。

图4是图3之中阵列基板的第一行TFT器件的电路示意图。

图5是图3之中阵列基板的第二行TFT器件的电路示意图。

图6是本发明中第一CK信号走线、第二CK信号走线、第三CK信号走线以及第四CK信号走线的时序图。

图7是本发明的减小寄生电容couple影响的阵列基板的俯视示意图。

图8是本发明的减小寄生电容couple影响的阵列基板的制作流程图一。

图9是本发明的减小寄生电容couple影响的阵列基板的制作流程图二。

图10是本发明的减小寄生电容couple影响的阵列基板的制作流程图三。

图11是本发明的减小寄生电容couple影响的阵列基板的制作流程图四。

图12是本发明的减小寄生电容couple影响的阵列基板的制作流程图五。

图13是本发明的减小寄生电容couple影响的阵列基板的制作流程图六。

图14是本发明的减小寄生电容couple影响的阵列基板的制作流程图七。

图15是本发明的减小寄生电容couple影响的阵列基板的制作流程图八。

图16是本发明的减小寄生电容couple影响的阵列基板的制作流程图九。

图17是本发明的减小寄生电容couple影响的阵列基板的制作流程图十。

附图标记：

玻璃衬底1；像素显示区11；

栅极2；

第一CK信号走线31；第二CK信号走线32；第三CK信号走线33；第四CK信号走线34；

栅绝缘层4；第一挖孔41；第二挖孔42；第三挖孔43；

画素电极5；第一电极块51；第二电极块52；第三电极块53；

有源层6；

源极7；

漏极8；

第一信号连接线91；第一信号连接线的右端911；第一信号连接线的左端912；第二信号连接线92；

钝化层10；第四挖孔101；

导电层20；

遮光金属层30；

TP走线40；

外绝缘层50；第五挖孔501；

公共电极60。

具体实施方式

本发明实施例通过提供一种减小寄生电容couple影响的阵列基板及其制作方法，解决了背景技术中由于寄生电容couple影响而导致Feedthrough电压的存在使液晶显示器画面的闪烁的缺点，实现了减小寄生电容couple影响从而减小Feedthrough电压，液晶显示器画面稳定的技术效果。

本发明实施例中的技术方案为解决上述缺点，总体思路如下：

本发明主要的改进是在钝化层镀完之后，在漏极的上方镀导电层，导电层与漏极形成一个补充电容C

导电层没有覆盖到有源层的沟道，但是在有源层的沟道正上方镀有浮空的遮光金属层，浮空的遮光金属层即遮光金属层的周围是间隔的，不跟周围的导电层、第二信号连接线有接触，遮光金属层起到遮光作用，提高TFT器件的稳定性。

为了更好地理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。

参阅图1至图17，本发明的优选实施例。

一种减小寄生电容couple影响的阵列基板，包括：

玻璃衬底1；

第一金属层，镀在所述玻璃衬底1的上表面，形成了间隔分布的栅极2、第一CK信号走线31与第三CK信号走线33，所述第一CK信号走线31的电位高低与所述第三CK信号走线33的电位高低相反；

栅绝缘层4，镀在所述玻璃衬底1与所述第一金属层的上表面，所述栅绝缘层4开设有第一挖孔41、第二挖孔42与第三挖孔43，所述栅极2露出于所述第一挖孔41，所述第一CK信号走线31露出于所述第二挖孔42，所述第三CK信号走线33露出于所述第三挖孔43；

画素电极5，镀在所述栅绝缘层4的上表面，还位于所述栅极2的侧方；

第一电极块51，镀在所述第一挖孔41，还与所述栅极2连接；

第二电极块52，镀在所述第二挖孔42，还与所述第一CK信号走线31连接；

第三电极块53，镀在所述第三挖孔43，还与所述第三CK信号走线33连接；

所述第一电极块51、第二电极块52、第三电极块53与所述画素电极5的材料相同；

有源层6，镀在栅极2绝缘层的上表面，还位于所述栅极2的正上方；

第二金属层，镀在所述栅绝缘层4的上表面，形成了间隔分布的源极7、漏极8与第一信号连接线91，所述源极7与所述有源层6的左端连接，所述漏极8与所述有源层6的右端连接，所述漏极8还与所述画素电极5连接，所述第一信号连接线的右端911与所述第一电极块51连接，所述第一信号连接线的左端912与所述第二电极块52连接；

钝化层10，镀在所述栅绝缘层4、有源层6、第二金属层、画素电极5的上表面，所述钝化层10开设有第四挖孔101，所述第三电极块53露出于所述第四挖孔101；

导电层20，镀在所述钝化层10的上表面，还位于所述漏极8的正上方，所述钝化层10的上表面还镀有第二信号连接线92，所述导电层20与所述第二信号连接线92的右端连接，所述第二信号连接线92的左端穿过所述第四挖孔101与所述第三电极块53连接；

遮光金属层30，镀在所述钝化层10的上表面，还位于所述有源层6的沟道正上方，所述遮光金属层30与所述导电层20、第二信号连接线92间隔设置；

所述遮光金属层30、导电层20与所述第一金属层的材料相同。

本发明之中，在漏极8上方设置导电层20，导电层20与漏极8之间形成补充电容，栅极2的信号由第一CK信号走线31提供，导电层20的信号由第三CK信号走线33提供，导电层20的电位高低与栅极2的电位高低相反，栅极2对于漏极8的耦合效应和导电层20对于漏极8的耦合效应相互抵消，减小寄生电容couple影响，减小画素电极5与漏极8之间产生的电压差，从而减小Feedthrough电压，降低液晶显示器的画面闪烁；当补充电容与寄生电容大小相等时，消除Feedthrough电压，提高液晶显示器的画面显示稳定性；有效地防止理想状态下的公共电极60的V

导电层20是设置在靠近漏极8与有源层6接触的位置，该位置的场强会更大，这样就可以降低有源层6半导体和漏极8的金属线接触形成的肖特基势垒，可以降低接触电阻，从而增大开态电流。

通过在栅绝缘层4预先开设第一挖孔41、第二挖孔42与第三挖孔43，然后分别填充第一电极块51、第二电极块52与第三电极块53，避免了后序制程蚀刻对第一金属层的金属造成影响。第一电极块51、第二电极块52、第三电极块53与画素电极5的材料相同，所以画素电极5、第一电极块51、第二电极块52与第三电极块53可以在同一道工艺中成膜，简化基板结构，提高产能，降低成本。当钝化层10蚀刻第四挖孔101时，第三电极块53露出于第四挖孔101时停止蚀刻，这样就不会蚀刻到第三CK信号走线33，避免损坏到位于第一金属层的第三CK信号走线33的最外层金属。

导电层20没有覆盖到有源层6的沟道，但是在有源层6的沟道正上方镀有浮空的遮光金属层30，浮空的遮光金属层即遮光金属层的周围是间隔的，不跟周围的导电层20、第二信号连接线92有接触，遮光金属层30起到遮光作用，提高TFT器件的稳定性。

还包括：所述第二金属层还形成了间隔分布的TP走线40；

外绝缘层50，镀在所述导电层20、遮光金属层30、钝化层10的上表面，所述外绝缘层50开设有第五挖孔501，所述第五挖孔501穿透所述钝化层10，所述TP走线40露出于所述第五挖孔501；

公共电极60，镀在所述外绝缘层50的上表面，所述公共电极60还穿过所述第五挖孔501与所述TP走线40连接。液晶显示器的液晶Cst的一端连接画素电极5，另一端连接公共电极60。TP走线的全称是Touch Panel Senser Line；TP走线是给公共电极提供电压信号。

所述第一金属层、第二金属层、导电层20、第二信号连接线92、遮光金属层30都是Ti/AL/Ti三层结构或者MO/AL/MO三层结构。

所述栅绝缘层4是SiOx单层结构或者SiNx/SiOx双层结构，所述钝化层10是SiO

所述有源层6是IGZO材质，所述画素电极5、第一电极块51、第二电极块52、第三电极块53与公共电极60都是ITO材质。ITO具有良好的导电性和透光性，本发明的画素电极5、第一电极块51、第二电极块52与第三电极块53的选材都是ITO，所以画素电极5、第一电极块51、第二电极块52与第三电极块53可以在同一道工艺中成膜，这样就可以简化基板结构，提高产能。

所述第一金属层还形成了间隔分布的第二CK信号走线32与第四CK信号走线34，所述第二CK信号走线32的电位高低与所述第四CK信号走线34的电位高低相反；

所述第一CK信号走线(CK1)是与第一行的阵列基板的栅极连接，所述第二CK信号走线(CK2)是与第二行的阵列基板的栅极连接，所述第三CK信号走线(CK3)是与第三行的阵列基板的导电层连接，所述第四CK信号走线(CK4)是与第四行的阵列基板的导电层连接。

对于阵列基板的第一行，是在第一行栅极2的位置开设第一挖孔41，在第一CK信号走线31的位置开设第二挖孔42，在第三CK信号走线33的位置开设第三挖孔43，阵列基板的第一行具有第一信号连接线91与第二信号连接线92；对于阵列基板的第二行，是在第二行栅极2的位置开设第一挖孔41，在第二CK信号走线32的位置开设第二挖孔42，在第四CK信号走线34的位置开设第三挖孔43，阵列基板的第二行也具有第一信号连接线91与第二信号连接线92。

所述第一CK信号走线31的信号时序相位比所述第二CK信号走线32的信号时序相位提早四分之一周期，所述第三CK信号走线33的信号时序相位比所述第四CK信号走线34的信号时序相位提早四分之一周期。在第一CK信号走线31驱动第一行TFT器件的栅极2变为高电位时，第一行TFT器件的源极7与漏极8导通，数据电压信号写入到画素电极5，经过四分之一周期的时间后，第二CK信号走线32驱动第二行TFT器件的栅极2变为高电位，第二行TFT器件的源极7与漏极8导通，数据电压信号写入到画素电极5。当第一CK信号走线31为高电位时，第三CK信号走线33为低电位，当第一CK信号走线31为低电位时，第三CK信号走线33为高电位；相同地第二CK信号走线32的电位高低与第四CK信号走线34的电位高低相反。在第一CK信号走线31、第二CK信号走线32、第三CK信号走线33与第四CK信号走线34的控制下，阵列基板使显示屏由一行一行的像素从上到下或者从下到上有序地被点亮。例如，当第一CK信号走线为10V时，第三CK信号走线为-15V；当第一CK信号走线为-15V时，第三CK信号走线为10V。

还包括驱动IC，所述驱动IC与所述第一CK信号走线31、第二CK信号走线32、第三CK信号走线33、第四CK信号走线34连接。驱动IC用于给予第一CK信号走线31、第二CK信号走线32、第三CK信号走线33、第四CK信号走线34不同的时序信号。

本发明的减小寄生电容couple影响的阵列基板的工作原理：

这里本实施例是以单边级传4CK的设计为例进行说明(注意此发明的电路设计不仅限于单边集传4CK，也可以是双边级传)，时序图如图5所示，图4是图3中第一行所有像素的电路图示。简单来说，画面的显示是由一行一行的像素从上到下或者从下到上一行一行有序被点亮来实现。而像素的点亮需要这一行像素TFT器件对应的栅极2处于高电位，然后TFT器件打开，数据信号才能写入到画素电极5，从而控制液晶扭转，像素被点亮。以第一行像素显示为例，当第一CK信号走线31处于高电位时，第三CK信号走线33处于低电位，第一CK信号走线31的高电位传到第一行栅极2，第一行的TFT器件打开，画素电极5信号写入，第三CK信号走线33的低电位传到第一行的导电层20；当第一CK信号走线31切换为低电位时，第三CK信号33走线切换为高电位，栅极2由高电位切换为低电位，栅极2与漏极8形成的寄生电容会发生耦合效应，从而拉低漏极8电压，但是由于此时第三CK信号走线33是由低电位切换为高电位，即第一行的导电层20由低电位切换到高电位，导电层20与漏极8形成的补充电容也会发生耦合效应，从而拉高漏极电压，所以漏极电压不会因为栅极发生跳变而改变，那也就是说画素电极的电压也就不会发生改变。注意这里设计上要求C补充与Cgd大小相等，这样设计的目的是使得在漏极8有一增一减的两个Feedthrough电压且大小相等。以此类推，每一行的TFT器件都可以避免因栅极2生产跳变引起的Feedthrough电压。

微观层面来讲，其实就是漏极8和画素电极5之间发生了电荷的迁移，导致画素电极5上储存的电荷量发生了改变从而导致电压发生改变。画素电极5在充电结束后，漏极8和画素电极5之间电势大小是相等的，它们之间也就不会发生电子的迁移，但是由于此时栅极2电压会有一个高电位切换为低电位的瞬间，这个变化量就会通过栅极2和漏极8形成的寄生电容耦合到漏极8，这时漏极8和画素电极5之间就会产生电压差，导致漏极8和画素电极5之间发生了电荷的迁移，从而导致画素电极5发生变化。本发明解决这个问题的出发点就是添加一个导电层20，该导电层20和漏极8形成一个补充电容C补充，然后通过第一CK信号走线31与第三CK信号走线33分别给予栅极2和导电层20相反的电位信号，抵消了寄生电容与补充电容的耦合效应，也提高了器件的工作性能。

一种减小寄生电容couple影响的阵列基板的制作方法，包括以下步骤：

S1、参阅图8，将第一金属层镀在玻璃衬底1的上表面，形成间隔分布的栅极2、第一CK信号走线31、第二CK信号走线32、第三CK信号走线33与第四CK信号走线34，所述第一CK信号走线的电位高低与所述第三CK信号走线的电位高低相反，所述第二CK信号走线32的电位高低与所述第四CK信号走线34的电位高低相反；

栅极2用于开启和关闭TFT器件，第一CK信号走线311用于传输第一行栅极2信号，第二CK信号走线32用于传输第二行栅极信号，第三CK信号走线33用于传输第一行导电层20信号，第四CK信号走线34用于传输第二行导电层信号；第一金属层的材料可以选择MO/AL/MO叠层、Ti/AL/Ti叠层、AL/MO叠层(MO作为顶层)、AL/Ti叠层(Ti作为顶层)等，PVD成膜。AL的电阻小用来导电(可用Cu代替)，可以减小阻抗，降低功耗；其次利用MO或者Ti的膨胀系数都较小可以抑制在高温制程中AL的形变，也可以防止AL的氧化。

S2、参阅图9，将栅绝缘层4镀在所述玻璃衬底1与所述第一金属层的上表面；

栅极2绝缘层的作用是充当绝缘介质也是栅极2与有源层6之间的电容介质，材质用SiOx单层或者SiNx/SiOx双层，CVD成膜。考虑到目前对TFT器件的要求是反应快，低功耗，而这些都是通过缩小TFT器件的方式来实现，而为了实现器件的小型化栅绝缘层4就需要选择合适的高K材料(比如HfO2)，但是考虑到HfO2的界面存在较多的缺陷，如果直接与有源层6或者栅极2金属接触的话可能会影响器件的稳定性，所以可以考虑利用界面比较好的SiOx或SiNx(SiNx只能作为与栅金属层的接触膜层，如果作为与IGZO的接触面，SiNx膜层中成膜过程残留的H会破坏IGZO特性)充当接触面，比如SiOx/HfO2/SiOx三层结构作为GI绝缘层，其中为了保证体现高K材料的优势，HfO2在三层结构中的厚度需要相对SiOx更大。

S3、参阅图10，在所述栅绝缘层4开设第一挖孔41、第二挖孔42与第三挖孔43，所述栅极2露出于所述第一挖孔41，所述第一CK信号走线31露出于所述第二挖孔42，所述第三CK信号走线33露出于所述第三挖孔43；

对于阵列基板的第一行，是在第一行栅极的位置开设第一挖孔，在第一CK信号走线31的位置开设第二挖孔42，在第三CK信号走线33的位置开设第三挖孔43；对于阵列基板的第二行，是在第二行栅极的位置开设第一挖孔，在第二CK信号走线32的位置开设第二挖孔42，在第四CK信号走线34的位置开设第三挖孔43。第一挖孔41、第二挖孔42、第三挖孔43是在像素显示区11面外。

干式蚀刻挖出第一挖孔41、第二挖孔42和第三挖孔43，第一挖孔41与第二挖孔42的作用是提供第一CK信号走线31(或第二CK信号走线32)、第一信号连接线91以及栅极2的连接处，第三挖孔43的作用是提供第三CK信号走线33(或第四CK信号走线34)与第二信号连接线92的连接处。

S4、参阅图11，将画素电极5镀在所述栅绝缘层4的上表面，所述画素电极5还位于所述栅极2的侧方；

将第一电极块51、第二电极块52、第三电极块53分别镀在所述第一挖孔41、第二挖孔42、第三挖孔43，所述第一电极块51与所述栅极2连接，所述第二电极块52与所述第一CK信号走线31连接，所述第三电极块53与所述第三CK信号走线33连接；

所述第一电极块51、第二电极块52、第三电极块53与所述画素电极5的材料相同；

画素电极5、第一电极块51、第二电极块52、第三电极块53的材料都选择为ITO，主要是因为ITO具有良好的导电性和透光性，PVD成膜，酸液湿蚀刻。通过在栅绝缘层4预先开设第一挖孔41、第二挖孔42与第三挖孔43，然后分别填充第一电极块51、第二电极块52与第三电极块53，避免了后序制程蚀刻对第一金属层的金属造成影响。

S5、参阅图12，将有源层6镀在所述栅绝缘层4的上表面，所述有源层6位于所述栅极2的正上方；有源层是6在像素显示区11面内。

有源层6的材料选择为IGZO等金属氧化物半导体，PVD成膜，蚀刻方式为湿刻。

S6、参阅图13，将第二金属层镀在所述栅绝缘层4的上表面，形成间隔分布的源极7、漏极8与第一信号连接线91，所述源极7与所述有源层6的左端连接，所述漏极8与所述有源层6的右端连接，所述漏极8还与所述画素电极5连接，所述第一信号连接线的右端911与所述第一电极块51连接，所述第一信号连接线的左端912与所述第二电极块52连接；源极7与漏极8都在像素显示区11面内。

第二金属层的材料可以选择MO/AL/MO三层结构、Ti/AL/Ti三层结构，PVD成膜，酸液湿蚀刻。AL的电阻小用来导电(可用Cu代替)，可以减小阻抗，降低功耗；其次外层金属MO或者Ti的膨胀系数都较小可以抑制在高温制程中AL的形变，也可以防止AL的氧化。

S7、参阅图14，将钝化层10镀在所述栅绝缘层4、有源层6、第二金属层、画素电极5的上表面；

在所述钝化层10蚀刻出第四挖孔101，所述第三电极块53露出于所述第四挖孔101；第四挖孔在像素显示区面外。

钝化层10的材料选择为SiO

S8、参阅图15，将导电层20、第二信号连接线92镀与遮光金属层30镀在所述钝化层10的上表面，所述导电层20还位于所述漏极8的正上方，所述导电层与所述第二信号连接线92的右端连接，所述第二信号连接线92的左端穿过所述第四挖孔101与所述第三电极块53连接，所述遮光金属层30还位于所述有源层6的沟道正上方，所述遮光金属层30与所述导电层20、第二信号连接线92间隔设置；

所述遮光金属层30、导电层20与所述第一金属层的材料相同。

导电层20和遮光金属层30的材料可以选择MO/AL/MO三层结构、Ti/AL/Ti三层结构、AL/MO双层结构(MO作为顶层)、AL/Ti双层结构(Ti作为顶层)等，PVD成膜。AL的电阻小用来导电(可用Cu代替)，可以减小阻抗，降低功耗；其次利用MO或者Ti的膨胀系数都较小可以抑制在高温制程中AL的形变，也可以防止AL的氧化。要求导电层20设计在漏极8正上方，目的是与漏极8形成一个电容结构即补充电容，并且补充电容的电容大小与栅极2和漏极8形成的寄生电容的电容大小一致，这个可以通过调控导电层20的正对面积和膜层距离做到相等。遮光金属层30是做在有源层6沟道正上方的位置，并且浮空，不与导电层20、第二信号连接线92有接触，可以起到遮光的作用，提高TFT器件的稳定性。

如图7所示，导电层20与第二信号连接线9292没有覆盖到有源层6的沟道；防止导电层20与第二信号连接线9292的电压信号干扰有源层6的沟道，确保有源层的工作稳定性。

还包括：在所述S6之中，所述第二金属层还形成了间隔分布的TP走线40；

S9、参阅图16，将外绝缘层50镀在所述导电层20、遮光金属层30、钝化层10的上表面，所述外绝缘层50蚀刻出第五挖孔501，所述第五挖孔501穿透所述钝化层10，所述TP走线40露出于所述第五挖孔；

外绝缘层50的材料选择可为SiOx、SiNO、SiNx等，CVD成膜。通过干刻挖通绝缘层和钝化层10直至露出TP走线40得到第五挖孔501，设置第五挖孔501的目的是提供公共电极60和TP走线40的连接处。

S10、参阅图17，将公共电极60镀在所述外绝缘层50的上表面，所述公共电极60还穿过所述第五挖孔501与所述TP走线40连接。

公共电极60的材料选择为ITO，主要是因为ITO具有良好的导电性和透光性，PVD成膜，酸液湿蚀刻。

虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。