基于外延生长工艺的环绕N+区浮结功率器件及其制备方法

摘要

本发明公开了一种基于外延生长工艺的环绕N+区浮结功率器件及其制备方法，该方法包括：提供N++衬底；在衬底的一侧表面生长第一N‑外延层；在第一N‑外延层的上表面生长外延结构，外延结构包括至少一层第二N‑外延层和至少一层N+掺杂区，第二N‑外延层包括下部N‑外延层和上部N‑外延层，N+掺杂区包括下部N+掺杂区和上部N+掺杂区，下部N‑外延层包括多个第一P+浮结，下部N+掺杂区包括多个第二P+浮结；在外延结构的上表面生长第三N‑外延层；在第三N‑外延层的上表面制作第一电极，并在衬底下表面制作第二电极。由于N+掺杂区的掺杂浓度高于漂移区的掺杂浓度，因此电导率高、对载流子阻挡能力低，减小了P型结构之间的JFET区域电阻，提升整个功率器件的通流能力。

说明书

技术领域

本发明属于半导体技术领域，具体涉及一种基于外延生长工艺的环绕N+区浮结功率器件及其制备方法。

背景技术

为了提升功率器件的性能，以浮结为代表的“超级结”结构被应用在相关功率器件中。所谓浮结结构，是在传统功率器件的外延区中加入一区或多区不连续的P+结构，类似于在外延区内部形成PN结。当功率器件工作在反向状态时，浮结结构的加入可以将外延区内部原本为三角形或梯形的电场分布改变为以浮结为分割线的上下双三角形分布，从而在外延区厚度和浓度不变的情况下提升器件的反向击穿电压。

但是，在传统碳化硅器件中加入浮结结构时，需要综合考虑外延区结构、源区浮结结构、终端区浮结结构以及终端结构等各个因素对器件性能的影响，不仅设计相对复杂，功率器件的正向导通电阻也较大。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于外延生长工艺的环绕N+区浮结功率器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

第一方面，本发明提供一种基于外延生长工艺的环绕N+区浮结功率器件的制备方法，包括：

提供一N++衬底；

在所述N++衬底的一侧表面生长第一N-外延层；

在所述第一N-外延层远离所述衬底的一侧表面生长外延结构，所述外延结构包括至少一层第二N-外延层和至少一层N+掺杂区；所述第二N-外延层包括下部N-外延层、以及位于所述下部N-外延层远离所述衬底一侧的上部N-外延层，所述N+掺杂区包括下部N+掺杂区、以及位于所述下部N+掺杂区远离所述衬底一侧的上部N+掺杂区；

其中，所述下部N-外延层包括多个位于有源区的第一P+浮结，所述下部N+掺杂区包括多个位于有源区的第二P+浮结，且所述N+掺杂区的掺杂浓度高于所述第二N-外延层的掺杂浓度；

在所述外延结构远离所述衬底的一侧表面生长第三N-外延层；

在所述第三N-外延层远离所述衬底的一侧表面制作第一电极，并在所述衬底远离所述第一N-外延层的一侧表面制作第二电极。

在本发明的一个实施例中，所述外延结构包括多个第二N-外延层和一个N+掺杂区；其中，所述N+掺杂区位于所述第一N-外延层与所述第二N-外延层之间；或者，

所述N+掺杂区位于任意两个所述第二N-外延层之间；或者，

所述N+掺杂区位于所述第二N-外延层与所述第三N-外延层之间。

在本发明的一个实施例中，所述外延结构包括一个第二N-外延层和多个N+掺杂区；其中，所述第二N-外延层位于所述第一N-外延层与所述N+掺杂区之间；或者，

所述第二N-外延层位于任意两个所述N+掺杂区之间；或者，

所述第二N-外延层位于所述N+掺杂区与所述第三N-外延层之间。

在本发明的一个实施例中，所述N+掺杂区采用如下步骤制得：

利用化学气相沉积CVD工艺，在所述第一N-外延层远离所述N++衬底的一侧表面生长下部N+掺杂区，并在所述下部N+掺杂区远离所述N++衬底的一侧表面进行有源区离子注入，形成多个第二P+浮结；

利用化学气相沉积CVD工艺，在所述下部N+掺杂区远离所述N++衬底的一侧表面生长上部N+掺杂区。

在本发明的一个实施例中，沿垂直于N++衬底所在平面的方向，所述N+掺杂区的厚度为2μm～20μm、掺杂浓度为1×10

在本发明的一个实施例中，所述多个第二P+浮结沿第一方向排列，所述第一方向为有源区指向终端区的方向；

在第一方向上，第二P+浮结的宽度为1μm～5μm，相邻两个第二P+浮结的间距为1μm～5μm。

在本发明的一个实施例中，沿垂直于N++衬底所在平面的方向，所述第二N-外延层的厚度为2μm～20μm、掺杂浓度为1×10

在本发明的一个实施例中，沿垂直于N++衬底所在平面的方向，所述N++衬底的厚度为50μm～400μm，所述N++衬底的掺杂浓度1×10

在本发明的一个实施例中，所述第一电极为欧姆接触或肖特基接触，所述第二电极为欧姆接触。

第二方面，本发明还提供一种基于外延生长工艺的环绕N+区浮结功率器件，由第一方面所述的基于外延生长工艺的环绕N+区浮结功率器件的制备方法制得。

与现有技术相比，本发明的有益效果在于：

本发明提供一种基于外延生长工艺的环绕N+区浮结功率器件及其制备方法，由于N+掺杂区的掺杂浓度高于漂移区的掺杂浓度，因此电导率高、对载流子阻挡能力低，进而减小了P型结构之间的JFET区域电阻，提升整个功率器件的通流能力。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的基于外延生长工艺的环绕N+区浮结功率器件的制备方法的一种流程图；

图2是本发明实施例提供的基于外延生长工艺的环绕N+区浮结功率器件制备过程的一种示意图；

图3是本发明实施例提供的基于外延生长工艺的环绕N+区浮结功率器件制备过程的另一种示意图；

图4是本发明实施例提供的基于外延生长工艺的环绕N+区浮结功率器件制备过程的另一种示意图；

图5是本发明实施例提供的基于外延生长工艺的环绕N+区浮结功率器件制备过程的另一种示意图；

图6是本发明实施例提供的基于外延生长工艺的环绕N+区浮结功率器件制备过程的另一种示意图；

图7是本发明实施例提供的基于外延生长工艺的环绕N+区浮结功率器件的另一种结构示意图；

图8是本发明实施例提供的基于外延生长工艺的环绕N+区浮结功率器件的另一种结构示意图；

图9是本发明实施例提供的基于外延生长工艺的环绕N+区浮结功率器件的另一种结构示意图；

图10是本发明实施例提供的基于外延生长工艺的环绕N+区浮结功率器件的另一种结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

图1是本发明实施例提供的基于外延生长工艺的环绕N+区浮结功率器件的制备方法的一种流程图，图2-6是本发明实施例提供的基于外延生长工艺的环绕N+区浮结功率器件制备过程的示意图。请参见图1-6，一种基于外延生长工艺的环绕N+区浮结功率器件的制备方法，包括：

S1、提供一N++衬底1；

S2、在N++衬底1的一侧表面生长第一N-外延层2；

S3、在第一N-外延层2远离衬底1的一侧表面生长外延结构3，外延结构3包括至少一层第二N-外延层301和至少一层N+掺杂区302；第二N-外延层301包括下部N-外延层301a、以及位于下部N-外延层301a远离衬底1一侧的上部N-外延层301b，N+掺杂区302包括下部N+掺杂区302a、以及位于下部N+掺杂区302a远离衬底1一侧的上部N+掺杂区302b；

其中，下部N-外延层301a包括多个位于有源区的第一P+浮结，下部N+掺杂区302a包括多个位于有源区的第二P+浮结，且N+掺杂区302的掺杂浓度高于第二N-外延层301的掺杂浓度；

S4、在外延结构3远离衬底1的一侧表面生长第三N-外延层4；

S5、在第三N-外延层4远离衬底1的一侧表面制作第一电极5，并在衬底1远离第一N-外延层2的一侧表面制作第二电极6。

具体而言，在本发明提供的环绕N+掺杂区302的浮结功率器件的制备方法中，首先提供如图2所示的N++衬底1、并在N++衬底1的一侧表面生长图3所示的第一N-外延层2；接着，在第一N-外延层2远离衬底1的一侧即第一N-外延层2的上表面生长外延结构3，该外延结构3可以包括至少一层第二N-外延层301和至少一层N+掺杂区302；示例性地，每个第二N-外延层301由下部N-外延层301a和上部N-外延层301b构成，上部N-外延层301b位于下部N-外延层301a远离N++衬底1的一侧，且下部N-外延层301a包括多个位于有源区的第一P+浮结；进一步地，如图4所示，N+掺杂区302由下部N+掺杂区302a和上部N+掺杂区302b组成，上部N+掺杂区302b位于下部N+掺杂区302a远离衬底1的一侧，并且下部N+掺杂区302a中包含多个位于有源区的第二P+浮结。

需要说明的是，本实施例中N+掺杂区302的掺杂浓度高于第二N-外延层301的掺杂浓度，此种设计方式使电导率更高、且对载流子阻挡能力低，进而减小了P型结构之间的JFET区域电阻，提升整个功率器件的通流能力。

在上述步骤S4中，利用CVD(Chemical Vapor Deposition，化学气相沉积)工艺在外延结构3远离衬底1的一侧表面生长第三N-外延层4，生长温度为1600℃～1900℃。

最后，在第三N-外延层4远离N++衬底1的一侧表面、以及在N++衬底1远离外延结构3的一侧表面淀积金属层，通过退火工艺分别形成位于第三N-外延层4上表面的第一电极5和位于N++衬底1下表面的第二电极6；示例性地，步骤S5中淀积的金属可以为Ti、Ni等，退火温度为400℃～1000℃。

在本发明提供的上述制备方法中，外延结构3内第二N-外延层301和N+掺杂区302的数量可以灵活设置。示例性地，如图4所示，外延结构3包括多个第二N-外延层301和一个N+掺杂区302，此时N+掺杂区302可以位于任意两个第二N-外延层301之间；当然，N+掺杂区302也可以位于第一N-外延层2与第二N-外延层301之间，或者位于第二N-外延层301与第三N-外延层4之间。

而在本发明的另一种实施方式中，如图7所示，外延结构3包括一个第二N-外延层301和多个N+掺杂区302，此时第二N-外延层301位于任意两个N+掺杂区302之间；可选地，第二N-外延层301还可以位于第一N-外延层2与N+掺杂区302之间，或者位于N+掺杂区302与第三N-外延层4之间。

除上述两种情况之外，外延结构3中第二N-外延层301和N+掺杂区302的数量可以均为多个，以图8为例，第二N-外延层301与N+掺杂区302以交替的方式来设置。当然，在本发明的一些其他实施例中，多个第二N-外延层301和多个N+掺杂区302也可以按其他方式来设置，本发明对二者的相对位置关系不作限定。

另外，如图9-10所示，在制备上述功率器件的过程中，外延结构3也可以仅包括N+掺杂区302、而不包括第二N-外延层301，其中，N+掺杂区302可以为一层或多层。

本实施例中，N+掺杂区302采用如下步骤制得：

S301、利用化学气相沉积CVD工艺，在第一N-外延层2远离N++衬底1的一侧表面生长下部N+掺杂区302a，并在下部N+掺杂区302a远离N++衬底1的一侧表面进行有源区离子注入，形成多个第二P+浮结；

S302、利用化学气相沉积CVD工艺，在下部N+掺杂区302a远离N++衬底1的一侧表面生长上部N+掺杂区302b。

具体而言，首先利用CVD工艺在第一N-外延层2远离N++衬底1的一侧表生长下部N+掺杂区302a，接着在下部N+掺杂区302a远离N++衬底1的一侧表面进行有源区离子注入，得到多个第二P+浮结；之后，利用CVD工艺在下部N+掺杂区302a的上表面生长上部N+掺杂区302b；可选地，本实施例中注入离子为Al、注入能量为10keV～800keV。

需要说明的是，由于外延结构3中第二N-外延层301和N+掺杂区302的位置排列关系有多种，因此步骤S301在第一N-外延层2远离N++衬底1的一侧表面生长下部N+掺杂区302a，既可能是在第一N-外延层2远离N++衬底1的一侧表面直接生长下部N+掺杂区302a、也可能实在第二N-外延层301远离N++衬底1的一侧表面生长N+掺杂区302。

此外，本实施例中第二N-外延层301以及下部N-外延层301a中第一P+浮结的制备也可以分别利用CVD工艺和有源区离子注入来实现，故此处不再赘述。

可选地，第一P+浮结及第二P+浮结的形状可以为矩形、条形或多边形，本申请对此不作限定。

可选地，沿垂直于N++衬底1所在平面的方向，N+掺杂区302的厚度为2μm～20μm、掺杂浓度为1×10

可选地，多个第二P+浮结沿第一方向排列，第一方向为有源区指向终端区的方向；在第一方向上，第二P+浮结的宽度为1μm～5μm，相邻两个第二P+浮结204的间距为1μm～5μm。

可选地，沿垂直于N++衬底1所在平面的方向，第二N-外延层301的厚度为2μm～20μm，掺杂浓度为1×10

可选地，沿垂直于N++衬底1所在平面的方向，N++衬底1的厚度为50μm～400μm，N++衬底1的掺杂浓度1×10

本实施例中，第一电极5为欧姆接触或肖特基接触，第二电极6为欧姆接触。

本发明实施例还提供了一种基于外延生长工艺的环绕N+区浮结功率器件，由上述基于外延生长工艺的环绕N+区浮结功率器件的制备方法制得。如图6-8所示，基于外延生长工艺的环绕N+区浮结功率器件包括：

N++衬底1；

位于N++衬底1一侧的第一N-外延层2；

位于所述第一N-外延层2远离所述衬底1一侧的外延结构3，所述外延结构3包括至少一层第二N-外延层301和至少一层N+掺杂区302；所述第二N-外延层301包括下部N-外延层301a、以及位于所述下部N-外延层301a远离所述衬底1一侧的上部N-外延层301b，所述N+掺杂区302包括下部N+掺杂区302a、以及位于所述下部N+掺杂区302a远离所述衬底1一侧的上部N+掺杂区302b；

其中，所述下部N-外延层301a包括多个位于有源区的第一P+浮结，所述下部N+掺杂区302a包括多个位于有源区的第二P+浮结，且所述N+掺杂区302的掺杂浓度高于所述第二N-外延层301的掺杂浓度；

位于所述外延结构3远离所述衬底1一侧的第三N-外延层4；

位于第三N-外延层4远离所述衬底1一侧的第一电极5、以及位于所述衬底1远离所述第一N-外延层2一侧的第二电极6。

通过上述各实施例可知，本发明的有益效果在于：

本发明提供一种基于外延生长工艺的环绕N+区浮结功率器件及其制备方法，由于N+掺杂区的掺杂浓度高于漂移区的掺杂浓度，因此电导率高、对载流子阻挡能力低，进而减小了P型结构之间的JFET区域电阻，提升整个功率器件的通流能力。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。