高电子迁移率晶体管芯片及其制备方法

摘要

本发明公开了一种高电子迁移率晶体管芯片及其制备方法，属于半导体光电技术领域。p‑GaN盖帽层包括依次层叠在AlGaN层上的第一子层部分与第二子层部分。覆盖AlGaN层远离衬底的表面的第一子层部分的厚度为0.5～5nm。该层不会对下层AlGaN层与GaN沟道层界面处的二维电子气造成影响；第二子层部分叠加在第一子层部分的位置厚度较大，与下层AlGaN层形成PN节，耗尽下层AlGaN层与GaN沟道层异质结处的二维电子气，增强器件可靠性。得到的高电子迁移率晶体管的质量较好，不需要额外在HEMT的栅极施加负压关断HEMT，可以得到较为稳定且便于使用的HEMT。

说明书

技术领域

本发明涉及半导体光电技术领域，特别涉及一种高电子迁移率晶体管芯片及其制备方法。

背景技术

HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)是一种异质结场效应晶体管，其广泛应用于各种电器内。HEMT芯片是制备电子电力器件的基础。HEMT芯片包括栅极、源极、漏极与外延片，外延片通常包括衬底以及层叠在衬底上的应力释放层、GaN沟道层、AlGaN层与p-GaN盖帽层，栅极设置在p-GaN盖帽层上，源极与漏极分别位于p-GaN盖帽层两侧的AlGaN层上。

HEMT外延片在制备过程中，会将p-GaN盖帽层刻蚀部分并露出AlGaN层的部分表面，以释放因P-GaN存在而耗尽的AlGaN/GaN界面处的二维电子气。p-GaN盖帽层刻蚀到将AlGaN层的表面暴露在空气中的程度，AlGaN层的表面与空气接触会形成高密度表面态，高密度表面态在器件使用过程中将俘获电子形成虚栅等不利因素，极大影响器件性能。

发明内容

本发明实施例提供了一种高电子迁移率晶体管芯片及其制备方法，能够制备得到性能稳定且便于使用的HEMT。所述技术方案如下：

本发明实施例提供了一种高电子迁移率晶体管芯片，

所述高电子迁移率晶体管芯片包括栅极、源极、漏极与外延片，所述外延片包括衬底以及层叠在所述衬底上的应力释放层、GaN沟道层、AlGaN层与p-GaN盖帽层，

所述p-GaN盖帽层包括依次层叠在所述AlGaN层上的第一子层部分与第二子层部分，所述第一子层部分覆盖所述AlGaN层远离所述衬底的表面，所述第一子层部分的厚度为0.5～5nm，所述第二子层部分在所述衬底的表面的正投影，小于所述第一子层在所述衬底的表面的正投影。

所述栅极层叠在所述第二子层部分上，所述源极与所述漏极分别位于所述第二子层部分两侧的所述第一子层部分上。

可选地，所述第二子层部分的厚度与所述第一子层部分的厚度的比值为1/200～1/12。

可选地，所述外延片还包括层叠在所述第一子层部分与所述第二子层部分上的钝化层，

所述第二子层部分的侧壁与所述第一子层部分远离所述衬底的表面之间的夹角为30～70°。

可选地，所述第一子层部分的表面与所述第二子层部分的表面均具有氮等离子体钝化结构。

本公开实施例提供了一种高电子迁移率晶体管芯片的制备方法，所述制备方法用于制备如前所述的高电子迁移率晶体管芯片，所述制备方法包括：

提供一高电子迁移率晶体管外延结构，所述高电子迁移率晶体管外延结构包括衬底以及层叠在所述衬底上的应力释放层、GaN沟道层、AlGaN层与p-GaN膜层；

处理所述p-GaN膜层以得到p-GaN盖帽层，所述p-GaN盖帽层包括依次层叠在所述AlGaN层上的第一子层部分与第二子层部分，所述第一子层部分覆盖所述AlGaN层远离所述衬底的表面，所述第一子层部分的厚度为0.5～5nm，所述第二子层部分在所述衬底的表面的正投影，小于所述第一子层在所述衬底的表面的正投影；

在所述第二子层部分上形成栅极，在所述第二子层部分两侧的所述第一子层部分上分别形成源极与漏极。

可选地，所述处理所述p-GaN膜层以得到p-GaN盖帽层，包括：

向所述p-GaN膜层内注入氢离子作为刻蚀检测元素；

对所述p-GaN膜层进行刻蚀以得到所述p-GaN盖帽层；

对所述p-GaN盖帽层进行退火。

可选地，向所述p-GaN膜层内注入的氢离子的浓度为1e18～1e25cm

可选地，在温度为350～450℃且氮气氛围的环境下对所述p-GaN盖帽层进行退火。

可选地，对所述p-GaN盖帽层进行退火之后，所述制备方法还包括：

对所述p-GaN盖帽层的表面进行氮等离子体处理并得到氮等离子体钝化结构；

在所述p-GaN盖帽层上生长钝化层。

可选地，在功率为1～60w的条件下对所述p-GaN盖帽层的表面进行氮等离子体处理。

本发明实施例提供的技术方案带来的有益效果是：

对高电子迁移率晶体管芯片中AlGaN层上的p-GaN盖帽层进行调整，使p-GaN盖帽层包括依次层叠在AlGaN层上的第一子层部分与第二子层部分。覆盖AlGaN层远离衬底的表面的第一子层部分的厚度为0.5～5nm。第二子层部分在衬底的表面的正投影小于第一子层部分在衬底的表面的正投影，第二子层部分叠加在第一子层部分的位置厚度较大，与下层AlGaN层形成PN节，耗尽下层AlGaN层与GaN沟道层异质结处的二维电子气，增强器件可靠性。得到的高电子迁移率晶体管的质量较好，不需要额外在HEMT的栅极施加负压关断HEMT，可以得到较为稳定且便于使用的HEMT，第一子层部分没有被第二子层部分覆盖的位置，可以保护AlGaN表面不受刻蚀等离子体的轰击，且AlGaN表面不用暴露空气中，即AlGaN表面不会因为刻蚀而在AlGaN表面形成高密度的表面态，增强器件可靠性。且环境条件相同的情况下，氮化镓材料的第一子层部分与空气中的氧元素会产生的反应程度远小于AlGaN层与空气中的氧元素会产生的反应程度，第一子层部分没有被第二子层部分覆盖的位置的表面缺陷态远小于AlGaN层会出现的高密度表面状态，最终得到的高电子迁移率晶体管的质量较好，不需要额外在HEMT的栅极施加负压关断HEMT，可以得到较为稳定且便于使用的HEMT。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种高电子迁移率晶体管的结构示意图；

图2是本发明实施例提供的另一种高电子迁移率晶体管的结构示意图；

图3是本公开实施例提供的一种高电子迁移率晶体管的制备方法流程图；

图4是本公开实施例提供的另一种高电子迁移率晶体管的制备方法流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开专利申请说明书以及权利要求书中使用的“第一”、“第二”、“第三”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”、“顶”、“底”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则所述相对位置关系也可能相应地改变。

图1是本发明实施例提供的一种高电子迁移率晶体管芯片的结构示意图，如图1所示，本发明实施例提供了一种高电子迁移率晶体管芯片，高电子迁移率晶体管芯片包括栅极100、源极200、漏极300与外延片400，外延片400包括衬底1以及层叠在衬底1上的应力释放层2、GaN沟道层3、AlGaN层4与p-GaN盖帽层5。

p-GaN盖帽层5包括依次层叠在AlGaN层4上的第一子层部分51与第二子层部分52，第一子层部分51覆盖AlGaN层4远离衬底1的表面，第二子层部分52在衬底1的表面的正投影，小于第一子层在衬底1的表面的正投影，第一子层部分51的厚度为0.5～5nm。

栅极100层叠在第二子层部分52上，源极200与漏极300分别位于第二子层部分52两侧的第一子层部分51上。

对高电子迁移率晶体管芯片中AlGaN层4上的p-GaN盖帽层5进行调整，使p-GaN盖帽层5包括依次层叠在AlGaN层4上的第一子层部分51与第二子层部分52。覆盖AlGaN层4远离衬底的表面的第一子层部分51的厚度为0.5～5nm。第二子层部分52在衬底的表面的正投影小于第一子层部分51在衬底的表面的正投影，第二子层部分52叠加在第一子层部分51的位置厚度较大，与下层AlGaN层4形成PN节，耗尽下层AlGaN层4与GaN沟道层3异质结处的二维电子气，增强器件可靠性。得到的高电子迁移率晶体管的质量较好，不需要额外在HEMT的栅极100施加负压关断HEMT，可以得到较为稳定且便于使用的HEMT，第一子层部分51没有被第二子层部分52覆盖的位置，可以保护AlGaN表面不受刻蚀等离子体的轰击，且AlGaN表面不用暴露空气中，即AlGaN表面不会因为刻蚀而在AlGaN表面形成高密度的表面态，增强器件可靠性。且环境条件相同的情况下，氮化镓材料的第一子层部分51与空气中的氧元素会产生的反应程度远小于AlGaN层4与空气中的氧元素会产生的反应程度，第一子层部分51没有被第二子层部分52覆盖的位置的表面缺陷态远小于AlGaN层4会出现的高密度表面状态，最终得到的高电子迁移率晶体管的质量较好，不需要额外在HEMT的栅极100施加负压关断HEMT，可以得到较为稳定且便于使用的HEMT。

需要说明的是，衬底1的表面为衬底1用于生长外延材料的表面。本公开中所提供的厚度，均为外延层在垂直于衬底1的表面的方向的厚度。

示例性地，p-GaN盖帽层5的总厚度为60nm～100nm。

p-GaN盖帽层5的总厚度在以上范围内时，可以有效保证最终得到的p-GaN盖帽层5的质量，并且保证高电子迁移率晶体管的稳定使用。

可选地，第二子层部分52的厚度与第一子层部分51的厚度的比值为1/200～1/12。

在本公开所提供的其他实现方式中，第一子层部分51的厚度也可为1～3nm。便于p-GaN盖帽层5的制备且高电子迁移率晶体管的极化效应可以得到较好的控制。

示例性地，第二子层部分52的厚度为55～99.5nm。便于p-GaN盖帽层5的制备。

图2是本发明实施例提供的另一种高电子迁移率晶体管芯片的结构示意图，参考图2可知，外延片400可包括衬底1以及层叠在衬底1上的成核层6、应力释放层2、GaN沟道层3、AlGaN层4、p-GaN盖帽层5与钝化层7。

p-GaN盖帽层5包括依次层叠在AlGaN层4上的第一子层部分51与第二子层部分52，第一子层部分51覆盖AlGaN层4远离衬底1的表面，第二子层部分52在衬底1的表面的正投影，小于第一子层在衬底1的表面的正投影，第一子层部分51的厚度为0.5～5nm。

示例性地，衬底1的材料为Si、SiC、GaN中的一种。便于制备与获取。

在本公开所提供的一种实现方式中，衬底1的材料可使用p型掺杂的Si制备。便于制备。

可选地，成核层6为AlN材料。可以抑制外延生长过程中衬底中的Si向外延层中扩散，提高最终得到的电子迁移率晶体管外延片400的质量。

示例性地，应力释放层2可包括组分渐变的AlGaN材料或者包括AlGaN/GaN超晶格结构。能够释放一定的应力以提高最终得到的电子迁移率晶体管外延片400的质量。

可选地，在外延片400还包括层叠在第一子层部分51与第二子层部分52上的钝化层7，且第二子层部分52的侧壁与第一子层部分51远离衬底1的表面之间的夹角为30～70°。

在p-GaN盖帽层5上增加钝化层7，且第二子层部分52的侧壁与第一子层部分51远离衬底1的表面之间的夹角为30～70°，一方面钝化层7可以对钝化层7以下的结构进行良好的保护，另一方面第二子层部分52的侧壁存在倾斜可以保证钝化层7在第二子层部分52及第一子层部分51的良好包覆性，也可以提供离子钝化处理的空间，可以有效提高高电子迁移率晶体管芯片的晶体质量。

示例性地，钝化层7的材料可为氧化铝或者氧化硅。可以对高电子迁移率晶体管芯片的内部材料进行有效保护。

可选地，第一子层部分51的表面与第二子层部分52的表面均具有氮等离子体钝化结构。

第一子层部分51的表面与第二子层部分52的表面均具有氮等离子体钝化结构，一方面可以提高钝化层7在侧壁及表面的覆盖性，另一方面可以降低P-GaN52侧壁表面态密度，减少侧壁为栅电极空穴提供漏电通道的可能性，提高最终得到的高电子迁移率晶体管芯片的器件性能。

在本公开所提供的一种实现方式中，成核层6的厚度、应力释放层2的厚度、GaN沟道层3的厚度、AlGaN层4的厚度以及钝化层7的厚度，可分别为10nm～200nm、1um～3um、1um～3um、10nm～50nm与10nm～300nm。能够得到质量较好的高电子迁移率晶体管。

需要说明的是，图2中所示的电子迁移率晶体管芯片的结构相对图1中所示的电子迁移率晶体管芯片的结构，增加了成核层6以及钝化层7的结构，同时还对p-GaN盖帽层5的表面形态进行了一定的调整，可以得到质量更好的电子迁移率晶体管。p-GaN盖帽层5的厚度参数可参照图1中所示的p-GaN盖帽层5的厚度参数。

图3是本公开实施例提供的一种高电子迁移率晶体管芯片的制备方法流程图，参考图3可知，本公开实施例提供了一种高电子迁移率晶体管芯片的制备方法，制备方法用于制备如前所述的高电子迁移率晶体管芯片，制备方法包括：

S101：提供一高电子迁移率晶体管外延结构，高电子迁移率晶体管外延结构包括衬底以及层叠在衬底上的应力释放层、GaN沟道层、AlGaN层与p-GaN膜层。

S102：p-GaN盖帽层包括依次层叠在AlGaN层上的第一子层部分与第二子层部分，第一子层部分覆盖AlGaN层远离衬底的表面，第一子层部分的厚度为0.5～5nm，第二子层部分在衬底的表面的正投影，小于第一子层在衬底的表面的正投影。

S103：在第二子层部分上形成栅极，在第二子层部分两侧的第一子层部分上分别形成源极与漏极。

可选地，处理p-GaN膜层以得到p-GaN盖帽层，包括：

向p-GaN膜层内注入氢离子作为刻蚀检测元素；对p-GaN膜层进行刻蚀以得到p-GaN盖帽层；对p-GaN盖帽层进行退火。

氢离子可以作为刻蚀检测元素注入p-GaN膜层内并被刻蚀设备检测到，氢离子也可以与p-GaN膜层内的Mg结合形成Mg-H键。且氢离子的体积较小，即使注入p-GaN膜层内对p-GaN膜层的内部晶格也几乎不会造成影响，可以通过监测刻蚀反应物中H离子浓度实现终点监测以实现对P-GaN膜层的精准刻蚀，最终通过退火解离Mg-H键以分离p-GaN盖帽层内的H离子。

需要说明的是，可通过常见的刻蚀设备(例如ICP设备：英文Inductively CoupledPlasma Etching Systems)对P-GaN膜层进行刻蚀，刻蚀设备中的OES模块(OES模块，英文OPTICAL EMISSION SPECTROSCOPY)对H离子进行检测，即刻蚀设备中的光学发射光谱模块可以对H离子进行检测。H离子的注入主要用于控制最终得到的p-GaN盖帽层中第一子层部分的厚度。刻蚀设备使用的刻蚀气体为Cl

可选地，向p-GaN膜层内注入的氢离子的浓度为1e18～1e25cm

向p-GaN膜层内注入的氢离子的浓度在以上范围内是，可以保证得到的p-GaN盖帽层的质量较为稳定，且在p-GaN膜层上刻蚀的位置也可以较为精准地控制。

示例性地，可以在温度为0℃～100℃的条件下向p-GaN膜层内注入氢离子。

在以上温度条件下向p-GaN膜层内注入氢离子，可以控制氢离子较为稳定且快速地注入，且注入氢离子后的p-GaN膜层的状态也较为稳定。

可选地，在温度为350～450℃且氮气氛围的环境下对p-GaN盖帽层进行退火。

在以上温度以及气氛的条件下向对p-GaN盖帽层进行退火，可以保证p-GaN盖帽层内部的氢离子的良好解离，且可以有效提高p-GaN盖帽层的整体质量。

需要说明的是，在本公开实施例中，采用VeecoK 465i or C4 or RB MOCVD(MetalOrganic Chemical Vapor Deposition，金属有机化合物化学气相沉淀)设备实现GaN HEMT外延片的生长方法。采用高纯H

图4是本公开实施例提供的另一种高电子迁移率晶体管芯片的制备方法流程图，参考图4可知，高电子迁移率晶体管芯片的制备方法可包括：

S201：提供一衬底。

可选地，衬底材料为Si、SiC、GaN中的一种。便于制备与获取。

S202：在衬底上生长成核层。

示例性地，成核层为AlN材料。成核层的生长温度为500～800℃，生长压力为100～500Torr。可以提高得到的成核层质量。

S203：在成核层上生长应力释放层。

示例性地，应力释放层可包括组分渐变的AlGaN材料或者包括AlGaN/GaN超晶格结构。能够释放一定的应力以提高最终得到的电子迁移率晶体管外延片的质量。

可选地，应力释放层的生长温度为900～1200℃，生长压力为100～300Torr。可以提高得到的应力释放层质量。

S204：在应力释放层上生长GaN沟道层。

可选地，GaN沟道层的生长温度为900～1100℃，生长压力为100～300Torr。可以提高得到的GaN沟道层质量。

S205：在GaN沟道层上生长AlGaN层。

可选地，AlGaN层的生长温度为900～1100℃，生长压力为100～300Torr。可以提高得到的AlGaN层质量。

S206：在AlGaN层上生长p-GaN盖帽层。

可选地，p-GaN膜层的生长温度为750～900℃，生长压力为100～300Torr。可以提高得到的p-GaN膜层质量。

需要说明的是，p-GaN盖帽层可通过生长再刻蚀得到。具体可参考图3中的步骤S102。

S207：在第二子层部分上形成栅极，在第二子层部分两侧的第一子层部分上分别形成源极与漏极。

电极可配合光刻工艺制备。

S208：对高电子迁移率晶体管芯片进行退火。

可以提高高电子迁移率晶体管芯片的质量。

S209对p-GaN盖帽层的表面进行氮等离子体处理并得到氮等离子体钝化结构，在p-GaN盖帽层上生长钝化层。

步骤S209可包括：对p-GaN盖帽层的表面进行等离子氮等离子体钝化处理。

第一子层部分表面以及第二子层部分的侧壁均使用N等离子的进行表面处理，可以钝化p-GaN盖帽层的表面的悬挂键并形成氮离子钝化结构，降低GaN/钝化层界面处表面态密度，同时减少第二子层侧壁空穴的漏电通道，如此可以降低器件使用过程中因空穴注入引起的Vth漂移问题。

示例性地，在功率为1～60w的条件下对p-GaN盖帽层的表面进行氮等离子体处理。可以得到表面质量较好的p-GaN盖帽层。

需要说明的是，步骤S208与步骤S209可在同一设备内进行。可以减小制备时间。

以上，并非对本发明作任何形式上的限制，虽然本发明已通过实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。