一种抗单粒子加固的SRAM单元及SRAM器件

摘要

本发明公开了一种抗单粒子加固的SRAM单元及SRAM器件，该SRAM单元包括存储模块、传输模块和隔离模块，其中，存储模块用于存储数据，其包括N型下拉单元和P型上拉单元；存储模块一端连接电源VDD，另一端与传输模块连接；传输模块用于在读写操作中控制对存储模块进行访问；隔离模块连接N型下拉单元和P型上拉单元，用于有效隔离NMOS管和PMOS管，以实现电路翻转加固。本发明通过在传统6T‑SRAM存储单元结构中的上拉单元和下拉单元之间增加额外的隔离单元，实现了SRAM单元中NMOS和PMOS的有效隔离，从而减缓了SRAM单元中单粒子瞬态的反馈，抑制单粒子翻转，有效提高SEU阈值，进而提高电路的工作稳定性和可靠性，能够满足空间应用需求。

说明书

技术领域

本发明属于半导体技术领域，具体涉及一种抗单粒子加固的SRAM单元及SRAM器件。

背景技术

随着半导体技术的发展，半导体存储器也得到了飞快的发展，其由于具有存取速度快、存储容量大、体积小等优点，以逐渐替代了过去的磁性存储器。静态随机存储器(SRAM)是半导体存储器中一种，其具有静止存取功能，不需要刷新电路即能保存它内部存储的数据。作为航天应用中的关键器件，同步静态随机存储器受到了广泛的关注。

传统SRAM的存储基本单元为6T-SRAM单元，其结构如图1所示。该结构通过两个反相器的互锁使数据得到保持。由于在辐照环境下，SRAM单元会受到辐射粒子的影响，使电路特性出现严重下降，当粒子撞击电路中的某个节点时，可能会发生单粒子翻转(singleevent upset，SEU)，从而产生瞬态电压脉冲并导致SRAM单元发生位翻转。这种错误又会传播到下级电路，从而影响到整个电路的工作性能，严重威胁到集成电路的工作稳定性和可靠性。基于此，需要对SRAM单元单粒子辐照进行加固，以满足空间应用需求。

目前，常见的对SRAM单元单粒子辐照加固方法主要是基于电阻、电容、电路级的加固。然而，电阻、电容加固方法给版图设计增加负担，且电阻、电容对温度敏感，导致这种加固无法适应温度多变的太空环境。而现有的基于体硅工艺的电路级加固方法为达到空间应用的性能要求，加固电路越来越趋于复杂庞大，且加固效果不稳定。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种抗单粒子加固的SRAM单元及SRAM器件。本发明要解决的技术问题通过以下技术方案实现：

一种抗单粒子加固的SRAM单元，包括：存储模块、传输模块和隔离模块，其中，

所述存储模块用于存储数据，其包括N型下拉单元和P型上拉单元；所述存储模块一端连接电源VDD，另一端与所述传输模块连接；

所述传输模块用于在读写操作中控制对所述存储模块进行访问；

所述隔离模块连接所述N型下拉单元和所述P型上拉单元，用于有效隔离NMOS管和PMOS管，以实现电路翻转加固。

在本发明的一个实施例中，所述N型下拉单元包括第一NMOS晶体管N1和第二NMOS晶体管N2，所述P型上拉单元包括第一PMOS晶体管P1和第二PMOS晶体管P2，其中，

所述第一NMOS晶体管N1和所述第二NMOS晶体管N2的源极接地，所述第一NMOS晶体管N1的漏极和所述第二NMOS晶体管N2的栅极共同连接第一节点A，所述第一NMOS晶体管N1的栅极和所述第二NMOS晶体管N2的漏极共同连接第二节点B；

所述第一PMOS晶体管P1和所述第二PMOS晶体管P2的源极连接电源VDD，所述第一PMOS晶体管P1的漏极和所述第二PMOS晶体管P2的栅极共同连接第三节点C，所述第一PMOS晶体管P1的栅极和所述第二PMOS晶体管P2的漏极共同连接第四节点D。

在本发明的一个实施例中，所述第一NMOS晶体管N1和所述第二NMOS晶体管N2的栅宽相同，所述第一PMOS晶体管P1和所述第二PMOS晶体管P2的栅宽相同。

在本发明的一个实施例中，所述传输模块包括第三NMOS晶体管N3和第四NMOS晶体管N4，其中，

所述第三NMOS晶体管N3的源极连接第一位线BL，漏极连接所述第一节点A；

所述第四NMOS晶体管N4的源极连接第二位线BLB，漏极连接所述第二节点B；

所述第三NMOS晶体管N3的栅极和所述第四NMOS晶体管N4的栅极连接字线WL。

在本发明的一个实施例中，所述隔离模块包括第三PMOS晶体管P3和第四PMOS晶体管P4，其中，

所述第三PMOS晶体管P3的漏极连接至所示第一节点A，源极连接至所述第三节点C；

所述第四PMOS晶体管P4漏极连接至所示第二节点B，源极连接至所述第四节点D；

所述第三PMOS晶体管P3的栅极和所述第四PMOS晶体管P4的栅极接地。

在本发明的一个实施例中，所述第三PMOS晶体管P3和第四PMOS晶体管P4的尺寸相同。

在本发明的一个实施例中，所述第三PMOS晶体管P3和第四PMOS晶体管P4的栅宽相同，均为所述第一PMOS晶体管P1或所述第二PMOS晶体管P2栅宽的一半。

本发明的另一个实施例还提供了一种SRAM器件，包括多个上述实施例所述的抗单粒子加固的SRAM单元。

本发明的有益效果：

1、本发明通过在传统6T-SRAM存储单元结构中的上拉单元和下拉单元之间增加额外的隔离单元，实现了SRAM单元中NMOS和PMOS的有效隔离，从而减缓了SRAM单元中单粒子瞬态的反馈，抑制单粒子翻转，有效提高了SEU阈值，进而提高电路的工作稳定性和可靠性，能够满足空间应用需求；

2、本发明提供的抗单粒子加固的SRAM单元可通过28nm FDSOI技术实现，在重离子辐照中，能够比传统6T-SRAM单元实现更强的抗单粒子翻转性能；同时，还可以实现更小的器件尺寸，使得电路和系统可以实现更快的速度、更高的集成度和更低的功耗。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是现有技术提供的6T-SRAM单元的电路示意图；

图2是本发明实施例提供的一种抗单粒子加固的SRAM单元的电路示意图；

图3a-3b是本发明实施例提供的FDSOI器件模型图；

图4是传统6T-SRAM电路和本发明提供的抗单粒子加固的SRAM单元在相同LET值的重离子撞击下输出节点电压瞬态曲线对比示意图；

图5是传统6T-SRAM电路在不同LET值的重离子撞击下输出节点电压状态变化情况；

图6是本发明实施例提供的抗单粒子加固的SRAM单元在不同LET值的重离子撞击下，输出节点电压状态变化情况。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图2，图2是本发明实施例提供的一种抗单粒子加固的SRAM单元的电路示意图，包括：存储模块、传输模块和隔离模块，其中，

存储模块用于存储数据，其包括N型下拉单元和P型上拉单元；存储模块一端连接电源VDD，另一端与传输模块连接；

传输模块用于在读写操作中控制对存储模块进行访问；

隔离模块连接N型下拉单元和P型上拉单元，用于有效隔离NMOS管和PMOS管，以实现电路翻转加固。

进一步地，N型下拉单元包括第一NMOS晶体管N1和第二NMOS晶体管N2，P型上拉单元包括第一PMOS晶体管P1和第二PMOS晶体管P2，其中，

第一NMOS晶体管N1和第二NMOS晶体管N2的源极接地，第一NMOS晶体管N1的漏极和第二NMOS晶体管N2的栅极共同连接第一节点A，第一NMOS晶体管N1的栅极和第二NMOS晶体管N2的漏极共同连接第二节点B；

第一PMOS晶体管P1和第二PMOS晶体管P2的源极连接电源VDD，第一PMOS晶体管P1的漏极和第二PMOS晶体管P2的栅极共同连接第三节点C，第一PMOS晶体管P1的栅极和第二PMOS晶体管P2的漏极共同连接第四节点D。

其中，第一NMOS晶体管N1和第二NMOS晶体管N2的栅宽相同，第一PMOS晶体管P1和第二PMOS晶体管P2的栅宽相同。

在本实施例中，第一NMOS晶体管N1和第一PMOS晶体管P1构成第一个反相器、第二NMOS晶体管N2和第二PMOS晶体管P2构成第二个反相器，第一个反相器的输出连接第二个反相器的输入，第二个反相器的输出连接第一个反相器的输入，两个反相器交叉耦合，实现了其输出状态的锁定、保存，即存储了1个单元位的状态。

进一步地，传输模块包括第三NMOS晶体管N3和第四NMOS晶体管N4，其中，

第三NMOS晶体管N3的源极连接第一位线BL，漏极连接第一节点A；

第四NMOS晶体管N4的源极连接第二位线BLB，漏极连接第二节点B；

第三NMOS晶体管N3的栅极和第四NMOS晶体管N4的栅极连接字线WL。

具体地，当字线WL信号为高电平时，第三NMOS晶体管N3和第四NMOS晶体管N4分别对第一节点A和第二节点B进行数据读出/写入。

请继续参见图1，在本实施例中，隔离模块包括第三PMOS晶体管P3和第四PMOS晶体管P4，其中，

第三PMOS晶体管P3的漏极连接至所示第一节点A，源极连接至第三节点C；

第四PMOS晶体管P4漏极连接至所示第二节点B，源极连接至第四节点D；

第三PMOS晶体管P3的栅极和第四PMOS晶体管P4的栅极接地。

其中，第三PMOS晶体管P3和第四PMOS晶体管P4的尺寸相同，栅宽相同，且两者栅宽均为第一PMOS晶体管P1或第二PMOS晶体管P2栅宽的一半。

本实施例提供的抗单粒子加固的SRAM单元主要依靠电路的逻辑设计来实现单粒子翻转的加固，具体工作原理如下：

当A节点和C节点的状态为1时，P2和N1晶体管处于关断状态，易受SEU的影响。在SRAM单元的右侧电路中，只有P1和P3处于导通状态。当重离子击中器件N1漏极时，节点A点出现从“1”到“0”的翻转，但由于晶体管P1和P3处于导通状态且P3的尺寸比N1和P1小，所以节点C降低的电压不足以打开P2管，也不会改变节点D的状态，最终敏感节点的瞬态电压异常因导通的P1和P3而恢复。

同样地，当P1为敏感节点时，离子入射导致A点从“0”到“1”的翻转。在这种情况下，N1晶体管处于导通状态，A的电势取决于导通状态PMOS和NMOS的电压分压，由于导通态NMOS具有较小的开态电阻，A点不会升高到高压，从而实现翻转加固。

本实施例通过在传统6T-SRAM存储单元结构中的上拉单元和下拉单元之间增加额外的隔离单元，实现了SRAM单元中NMOS和PMOS的有效隔离，从而减缓了SRAM单元中单粒子瞬态的反馈，抑制单粒子翻转，有效提高SEU阈值，进而提高电路的工作稳定性和可靠性，能够满足空间应用需求。

本发明的另一个实施例还提供了一种SRAM器件，其包括多个上述抗单粒子加固的SRAM单元，这些SRAM单元呈矩阵排列，并与多条写字线、写位线、读字线及读位线电连接。

由于本发明提供的SRAM器件具有较好的抗SEU性能，因此，本发明的另一个实施例提供的SRAM器件也具有较好的抗SEU性能。

实施例二

在上述实施例一的基础上，本实施例提供了一种基于28nm FDSOI技术的抗单粒子翻转8T-SRAM单元。

与体硅工艺相比，FDSOI(Fully Depleted Silicon on Insulator，全耗尽绝缘体上硅)技术具有单粒子翻转鲁棒性，28nm UTBB FDSOI技术的软错误率比标准28nm体硅技术低几个数量级。因此，利用先进的纳米FDSOI技术可以有效地提高材料的抗辐射性能，SRAM单元电路级的抗SEU加固方法可用于纳米级SOI技术中，实现更高的辐射耐受性。

请参见图3a-3b，图3a-3b是本发明实施例提供的FDSOI器件模型图，其中，图3a为N型FDSOI器件模型图，图3b为P型FDSOI器件模型图。在本实施例中，考虑提高采用28nmFDSOI技术的SRAM单元的抗单粒子辐照性能，按照图3所示的对电路中的晶体管的尺寸进行了改进设计。

具体地，本实施例提供的FDSOI器件以硅材料为基础，包括衬底层1、背平面层2、埋氧层3、源漏有源区4、轻掺杂源漏区5、栅氧化层6、隔离层7，其中：

衬底层1采用均匀掺杂，N型FDSOI衬底掺杂浓度为P

背平面层2作用为抑制薄埋氧层正下方衬底区域的耗尽，降低器件对单粒子效应的敏感度，加在薄BOX层下方，厚度为25nm，采用均匀重掺杂，N型掺杂浓度为P

埋氧层3采用SiO

源漏有源区4采用高斯掺杂，其中N型FDSOI掺杂浓度为N

轻掺杂源漏区5运用了轻掺杂源漏技术，采用高斯掺杂，其中N型FDSOI掺杂浓度为N

栅氧化层6采用HfO

隔离层7采用氮化物隔离结构，宽度为26nm。

本实施例采用Synopsys SAED规则给出上述实施例一提供的8T-SRAM单元中每个28nm FDSOI晶体管的尺寸，如表1所示，其中W为晶体管宽度，P为源极/漏极周长，A为源极/漏极面积，W/L为器件宽度和长度之比。

表1采用28nm FDSOI技术的发明电路中各器件尺寸

本实施例提供的基于28nm FDSOI技术的抗单粒子翻转8T-SRAM单元在重离子辐照中，能够比传统6T-SRAM单元实现更强的抗单粒子翻转性能。同时，还可以实现更小的器件尺寸，使得电路和系统可以实现更快的速度、更高的集成度和更低的功耗。

实施例三

下面通过仿真实验对本发明提供的基于28nm FDSOI技术的抗单粒子翻转8T-SRAM单元的有益效果进行对比说明。

仿真条件：

在本实施例中，抗单粒子辐照仿真试验采用Sentaurus TCAD仿真软件，主要采用SDE结构编辑器构建28nm FDSOI器件模型，采用SDEVICE混合级电路仿真SRAM结构的单粒子翻转效应，其中重离子入射深度为20nm。传统6T-SRAM单元初始状态设置为Q＝1，QB＝0，本实施例提供的加固8T-SRAM单元初始状态为A＝1,C＝1,B＝0,D＝0，此时晶体管N1处于关断状态，为两种SRAM结构中对单粒子辐照最敏感的器件。

仿真结果及分析：

仿真1：请参见图4，图4是传统6T-SRAM电路和本发明提供的抗单粒子加固的SRAM单元在相同LET值的重离子撞击下输出节点电压瞬态曲线对比示意图。

具体地，本实施例分别使用LET值为20和40MeV.cm

通过图4a可以看出，LET值为20MeV.cm

仿真2：请参见图5，图5是传统6T-SRAM电路在不同LET值的重离子撞击下输出节点电压状态变化情况。

具体地，使用不同LET值的重离子对传统6T-SRAM结构中的关断晶体管N1的体-漏结区域进行多次碰撞，获得导致传统6T-SRAM结构的存储值发生单粒子翻转的阈值LET，作为对照验证本发明提供的加固SRAM结构的有效性。通过图5得出，传统6T-SRAM单元的翻转阈值LET在25～30MeV.cm

仿真3：请参见图6，图6是本发明实施例提供的抗单粒子加固的SRAM单元在不同LET值的重离子撞击下，输出节点电压状态变化情况。

具体地，使用不同LET值的重离子对本发明提供的抗单粒子辐照SRAM单元中的关断晶体管N1的体-漏结区域进行多次碰撞，观察其关键节点存储状态的变化情况。通过图6可以看出，本发明提供加固SRAM在LET值为100MeV.cm

综上，在28nm FDSOI工艺下，传统6T-SRAM的翻转阈值LET仅为29MeV.cm

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。