本专利申请要求于2018年11月29日提交的题为“A STRUCTURE AND METHOD FORCOMPLEMENTARY METAL OXIDE SEMICONDUCTOR(CMOS)ISOLATION”的申请No.16/204,949的优先权，该申请被转让给本专利申请的受让人并且由此通过引用明确地并入本文。
技术领域
本公开总体上涉及集成电路中的隔离领域，并且具体地涉及互补金属氧化物半导体(CMOS)隔离。
背景技术
集成电路(IC)可以在单个整体器件上用数十亿个晶体管制造。例如，IC上的互补金属氧化物半导体(CMOS)晶体管可以具有很高的空间密度。在一个示例中，相邻CMOS晶体管之间的非常小的间隔表示相邻栅极之间的非常小的间隔。具有CMOS晶体管的集成电路的一个重要特征是需要相邻栅极之间的电隔离。例如，可以在集成电路上实现隔离技术以最小化集成电路的相邻半导体器件(例如，CMOS晶体管)之间的电流泄漏。随着晶体管密度的增加和晶体管特征尺寸的减小，集成电路上的隔离技术变得更具挑战性。因此，需要用于集成电路中的CMOS电隔离的改进的技术。
发明内容
以下给出了本公开的一个或多个方面的简化概述，以便提供对这些方面的基本理解。该概述不是本公开的所有预期特征的广泛概述，并且既不旨在标识本公开的所有方面的关键或重要元素，也不旨在界定本公开的任何或所有方面的范围。其唯一目的是以简化的形式呈现本公开的一个或多个方面的一些概念，作为稍后呈现的更详细描述的序言。
在一方面，本公开提供了互补金属氧化物半导体(CMOS)隔离。因此，一种用于实现互补金属氧化物半导体(CMOS)隔离的方法，该方法包括蚀刻集成电路(IC)的第一部分中的多个栅极中的两个栅极之间的层间电介质(ILD)；蚀刻半导体衬底以在第一部分中的有源区域内形成沟槽；以及在第一部分中用绝缘体填充沟槽并且平坦化集成电路(IC)。
在一个示例中，该方法还包括针对集成电路(IC)的第二部分在半导体衬底中形成浅沟槽隔离(STI)。在一个示例中，第一部分是p型金属氧化物半导体(PMOS)部分，并且第二部分是n型金属氧化物半导体(NMOS)部分。在一个示例中，第一部分是n型金属氧化物半导体(NMOS)部分，并且第二部分是p型金属氧化物半导体(PMOS)部分。
在一个示例中，该方法还包括将多个栅极放置在集成电路(IC)的第一部分和第二部分中。在一个示例中，第一部分和第二部分相邻。在一个示例中，该方法还包括：沉积层间电介质(ILD)以围绕集成电路(IC)的第一部分和第二部分中的多个栅极，并且平坦化集成电路(IC)。
在一个示例中，层间电介质(ILD)是氧化物材料。在一个示例中，平坦化包括去除多个栅极上方的多余的层间电介质(ILD)。在一个示例中，该方法还包括：在集成电路(IC)的第一部分和第二部分中的层间电介质(ILD)上方形成掩模，并且暴露扩散中断区域。
在一个示例中，平坦化包括去除第一部分和第二部分中在层间电介质(ILD)上方的掩模。在一个示例中，扩散中断区域仅在第一部分之上。在一个示例中，多个栅极包括多晶硅栅极、替代金属栅极和栅极绝缘体。在一个示例中，多个栅极被至少一个间隔物围绕。
本公开的另一方面提供了一种用于实现互补金属氧化物半导体(CMOS)隔离的方法，该方法包括：蚀刻集成电路(IC)的第一部分和第二部分中的多个栅极中的两个栅极之间的层间电介质(ILD)；蚀刻半导体衬底以在第一部分中的第一有源区域内形成第一沟槽并且在第二部分中的第二有源区域内形成第二沟槽；以及在第一部分中用第一绝缘体填充第一沟槽并且在第二部分中用第二绝缘体填充第二沟槽，并且平坦化集成电路(IC)。
在一个示例中，平坦化包括去除第一部分和第二部分中在层间电介质(ILD)上方的掩模。在一个示例中，第一部分是p型金属氧化物半导体(PMOS)部分，并且第二部分是n型金属氧化物半导体(NMOS)部分。在一个示例中，第一部分是n型金属氧化物半导体(NMOS)部分，并且第二部分是p型金属氧化物半导体(PMOS)部分。
在一个示例中，多个栅极包括多晶硅栅极、替代金属栅极和栅极绝缘体。在一个示例中，多个栅极被至少一个间隔物围绕。在一个示例中，该方法还包括形成用于集成电路(IC)的第一部分和第二部分的半导体衬底。在一个示例中，该方法还包括将多个栅极放置在集成电路(IC)的第一部分和第二部分中。
在一个示例中，该方法还包括沉积层间电介质(ILD)以围绕集成电路(IC)的第一部分和第二部分中的多个栅极。在一个示例中，该方法还包括：在集成电路(IC)的第一部分和第二部分中的层间电介质(ILD)上方形成掩模，并且暴露扩散中断区域。在一个示例中，扩散中断区域在第一部分和第二部分两者之上。
本公开的另一方面提供了一种具有互补金属氧化物半导体(CMOS)隔离的装置，该装置包括：半导体衬底；耦合到半导体衬底的第一对晶体管，其中第一对晶体管中的第一晶体管包括第一栅极并且第一对晶体管中的第二晶体管包括第二栅极；以及位于第一栅极与第二栅极之间的第一绝缘体，其中第一绝缘体延伸穿过半导体衬底。
在一个示例中，该装置还包括：耦合到半导体衬底的第二对晶体管，其中第二对晶体管中的第一晶体管包括第三栅极并且第二对晶体管中的第二晶体管包括第四栅极；以及位于第三栅极与第四栅极之间的第二绝缘体，其中第二绝缘体延伸穿过半导体衬底，并且其中第二对晶体管是一对p型金属氧化物半导体(PMOS)晶体管并且第一对晶体管是一对n型金属氧化物半导体(NMOS)晶体管。
本公开的另一方面提供了一种存储计算机可执行代码的计算机可读介质，该计算机可读介质在包括至少一个处理器和耦合到至少一个处理器的至少一个存储器的设备上可操作，其中至少一个处理器被配置为实现互补金属氧化物半导体(CMOS)隔离，该计算机可执行代码包括：用于引起计算机蚀刻集成电路(IC)的第一部分中的多个栅极中的两个栅极之间的层间电介质(ILD)的指令；用于引起计算机蚀刻半导体衬底以在第一部分中的有源区域内形成沟槽的指令；以及用于引起计算机在第一部分中用绝缘体填充沟槽并且平坦化集成电路(IC)的指令。
在一个示例中，计算机可读介质还包括用于引起计算机针对集成电路(IC)的第二部分在半导体衬底中形成浅沟槽隔离(STI)的指令。在一个示例中，计算机可读介质还包括用于引起计算机进行以下操作的指令：沉积层间电介质(ILD)以围绕集成电路(IC)的第一部分和第二部分中的多个栅极，平坦化集成电路(IC)，在集成电路(IC)的第一部分和第二部分中的层间电介质(ILD)上方形成掩模，并且暴露扩散中断区域。
通过阅读下面的详细描述，将更加充分地理解本公开的这些和其他方面。在结合附图阅读以下对本发明的具体示例性实现的描述之后，本公开的其他方面、特征和实现对于本领域技术人员将变得很清楚。尽管可以相对于下面的某些实现和附图讨论本发明的特征，但是本发明的所有实现可以包括本文中讨论的一个或多个有利特征。换言之，尽管可以将一个或多个实现讨论为具有某些有利特征，但是根据本文中讨论的本发明的各个实现，也可以使用一个或多个这样的特征。以类似的方式，尽管下面可以将示例性实现作为设备、系统或方法实现进行讨论，但是应当理解，这样的示例性实现可以在各种设备、系统和方法中实现。
附图说明
图1示出了CMOS隔离技术的三个示例的俯视图。
图2示出了图1所示的CMOS隔离技术的三个示例的侧视图。
图3示出了一组示例曲线图，该曲线图示出了拉应力对用于DDB隔离的n型金属氧化物半导体(NMOS)晶体管和p型金属氧化物半导体(PMOS)晶体管性能的影响。
图4示出了一组示例曲线图，该曲线图示出了拉应力对用于SDB隔离的n型金属氧化物半导体(NMOS)晶体管和p型金属氧化物半导体(PMOS)晶体管性能的影响。
图5示出栅极间隔离(BGI)技术的第一示例。
图6示出栅极间隔离(BGI)技术的第二示例。
图7示出栅极间隔离(BGI)技术的第三示例。
图8示出了用于集成电路中的BGI隔离以通过蚀刻和填充氧化物来在半导体衬底中形成浅沟槽隔离(STI)的第一工艺实现步骤。
图9示出了用于集成电路中的BGI隔离以形成栅极和间隔物的第二工艺实现步骤。
图10示出了用于集成电路中的BGI隔离以沉积层间电介质(ILD)并且平坦化集成电路的第三工艺实现步骤。
图11示出了用于集成电路中的BGI隔离以形成掩模并且暴露扩散中断区域的第四工艺实现步骤。
图12示出了用于集成电路中的BGI隔离以蚀刻PMOS部分中的两个栅极之间的ILD的第五工艺实现步骤。
图13示出了用于集成电路中的BGI隔离以蚀刻半导体衬底以在有源区域内形成沟槽的第六工艺实现步骤，该沟槽与PMOS部分中具有间隔物的栅极自对准。
图14示出了用于集成电路中的BGI隔离以在PMOS部分中用绝缘体填充沟槽并且平坦化集成电路的第七工艺实现步骤。
图15示出了用于在具有第一部分和第二部分的集成电路中实现栅极间隔离(BGI)的第一工艺流程。
图16示出了用于在具有第一部分和第二部分的集成电路中实现栅极间隔离(BGI)的第二工艺流程。
具体实施方式
以下结合附图阐述的详细描述旨在作为对各种配置的描述，而不意图表示可以实践本文中描述的概念的唯一配置。为了提供对各种概念的透彻理解，详细描述包括特定细节。然而，对于本领域技术人员将很清楚的是，可以在没有这些具体细节的情况下实践这些概念。在某些情况下，以框图形式示出了众所周知的结构和组件，以避免使这些概念模糊。
尽管为了简化说明的目的，将方法示出和描述为一系列动作，但是应当理解并且认识到，方法不受动作顺序的限制，因为某些动作可能根据一个或多个方面以与本文中示出和描述的不同的顺序和/或与其他动作同时发生。例如，本领域技术人员将理解并且认识到，方法可以替代地表示为一系列相互关联的状态或事件，诸如在状态图中。此外，根据一个或多个方面，实现一种方法可能并不需要所有示出的动作。
集成电路(例如，芯片)包括多个半导体器件，诸如晶体管。一种类型的晶体管是金属氧化物半导体(MOS)晶体管。MOS晶体管有各种示例。MOS晶体管的一个示例是互补金属氧化物半导体(CMOS)晶体管。CMOS晶体管包括p型金属氧化物半导体(PMOS)晶体管和n型金属氧化物半导体(NMOS)晶体管。P型MOS晶体管具有主要带正电(即，p型)的电荷载流子，例如空穴。N型MOS晶体管具有主要带负电(即，n型)的电荷载流子，例如电子。每个CMOS晶体管至少具有三个端子：栅极、源极和漏极。在一个示例中，CMOS晶体管中的电流主要在源极与漏极之间。在一个示例中，源极与漏极之间的CMOS晶体管电流取决于栅极电压状态。例如，如果栅极电压状态为零(例如，电压大小小于阈值)，则源极与漏极之间的CMOS晶体管电流可能是无效的(例如，可忽略或零电流)。例如，如果栅极电压状态为非零(例如，电压大小大于阈值)，则源极与漏极之间的CMOS晶体管电流可以是有效的(即，不可忽略电流)。在一个示例中，栅极是CMOS晶体管的主控制输入(即，CMOS晶体管电流可以由栅极电压状态控制)。
CMOS电隔离(例如，CMOS隔离)的一个示例是扩散中断。扩散中断提供了集成电路(例如，CMOS IC)中的相邻半导体器件(例如，CMOS晶体管)之间的电隔离。例如，扩散中断可以占据CMOS IC中的一个或多个栅极的位置。由扩散中断占据的栅极位置可能无法用于IC标称操作，因此可以将其指定为伪栅极空间。位于伪栅极空间处的栅极可以被称为伪栅极。
在一个示例中，双扩散中断(DDB)是一种CMOS隔离技术，其在其实现中占据两个伪栅极空间。例如，用于DDB的伪栅极可以由导电材料(例如，金属)组成，并且可以用作局部布线路径。在一个示例中，可以在栅极形成之前作为初始工艺步骤来形成DDB隔离。例如，DDB可以用于隔离PMOS或NMOS晶体管。
在一个示例中，单扩散中断(SDB)是一种CMOS隔离技术，其在其实现中占据一个伪栅极空间。在一个示例中，SDB可以具有比DDB占用空间(例如，54nm宽的特征尺寸)更小的占用空间(例如，20nm宽的特征尺寸)，因此可以节省芯片面积。但是，例如，用于SDB的伪栅极可以由绝缘体组成，并且可以不用作局部布线路径。在一个示例中，可以在栅极形成之后形成SDB隔离。例如，可以去除栅极材料以形成栅极开口，并且可以通过栅极开口去除半导体(例如，硅)衬底。例如，SDB可以用于隔离PMOS或NMOS晶体管。
例如，SDB可能需要利用湿化学物去除共享栅极周围的高介电常数(即，高K)材料和金属栅极材料。在一个示例中，高介电常数材料具有大于氧化硅(即，SiO
在一个示例中，混合扩散中断(MDB)是一种CMOS隔离技术，该技术针对NMOS晶体管采用DDB并且针对PMOS晶体管采用SDB以最大化半导体器件的性能。
图1示出了CMOS隔离技术的三个示例的俯视图100。图1中示出了：双扩散中断(DDB)隔离(标记为“1A”)、单扩散中断(SDB)隔离(标记为“1B”)和栅极间隔离(BGI)(标记为“1C”)。如图1所示，标记为“1A”的视图示出了具有第一晶体管栅极101、第二晶体管栅极102、第一伪栅极103、第二伪栅极104和介电区域105的DDB隔离的俯视图。
图2示出了图1所示的CMOS隔离技术的三个示例的侧视图200。图2中示出了：DDB隔离(标记为“2A”)、SDB隔离(标记为“2B”)和栅极间隔离(标记为“2C”)。如图2所示，标记为“2A”的视图示出了具有第一晶体管栅极201、第二晶体管栅极202、第一伪栅极203、第二伪栅极204、第一介电区域205、浅沟槽隔离(STI)区域206、第二介电区域207(例如，氧化物或低K电介质)和半导体衬底208(例如，硅衬底)的DDB隔离的侧视图。在一个示例中，STI区域206嵌入在半导体衬底208内，并且其位置占据两个栅极(第一伪栅极203和第二伪栅极204)之间的区域。另外，栅极201、202、203、204可以被间隔物209围绕。在一个示例中，间隔物209可以包括氮化硅(即，Si
如图1所示，标记为“1B”的视图示出了具有第一晶体管栅极111、第二晶体管栅极112、第一伪栅极113和第三晶体管栅极114的SDB隔离的俯视图。在一个示例中，第一伪栅极113包括绝缘体。
如图2所示，标记为“2B”的视图示出了具有第一晶体管栅极211、第二晶体管栅极212、第一伪栅极213、第三晶体管栅极214、介电区域217(例如，氧化物或低K电介质)和半导体衬底218(例如，硅衬底)的SDB隔离的侧视图。在一个示例中，第一伪栅极213包括绝缘体216。在一个示例中，绝缘体216嵌入在半导体衬底218内，并且其位置占据一个栅极(第一伪栅极213)的区域。另外，栅极211、212、213、214可以被间隔物219围绕。在一个示例中，间隔物219可以包括氮化硅(即，Si
如图1所示，标记为“1C”的视图示出具有第一晶体管栅极121、第二晶体管栅极122、第三晶体管栅极123和第四晶体管栅极124的BGI的俯视图。在一个示例中，栅极间隔离物125位于第三晶体管栅极123与第四晶体管栅极124之间。在一个示例中，栅极间隔离物125在相邻栅极(例如，第三晶体管栅极123和第四晶体管栅极124)之间提供电隔离。
如图2所示，标记为“2B”的视图示出了具有第一晶体管栅极221、第二晶体管栅极222、第三晶体管栅极223、第四晶体管栅极224和半导体衬底228的BGI的侧视图。在一个示例中，栅极间隔离物225位于第三晶体管栅极223与第四晶体管栅极224之间。在一个示例中，栅极间隔离物225在相邻栅极(例如，第三晶体管栅极223和第四晶体管栅极224)之间提供电隔离。另外，栅极221、222、223、224可以被间隔物229围绕。在一个示例中，间隔物229可以包括氮化硅(即，Si
例如，各种CMOS隔离技术生成不同的局部应力(即，内力)效应，从而不同地影响晶体管性能。在一个示例中，拉应力是内力，其可以导致在与内力相同的方向上的线性膨胀。在一个示例中，载流子迁移率是一种半导体属性，其描述了电荷载流子(例如，电子或空穴)传播通过半导体的速度有多快。例如，载流子迁移率可以表示为漂移速度(例如，以m/s为单位)与所施加的电场(例如，以V/m为单位)的比率。例如，DDB隔离在晶体管沟道中生成拉应力，其改善了NMOS晶体管的性能(例如，NMOS载流子迁移率提高了11％)，但是降低了PMOS晶体管的性能(例如，PMOS载流子迁移率降低了8％)。例如，SDB隔离可能会对拉应力产生相对中性的影响。
图3示出了一组示例曲线图300，该曲线图300示出了拉应力对用于DDB隔离的n型金属氧化物半导体(NMOS)晶体管和p型金属氧化物半导体(PMOS)晶体管性能的影响。例如，在图3的左侧的两个曲线图示出了NMOS晶体管的第一电压Vtsat和驱动电流Idsat相对于拉应力(例如，测量为到沟道的线性间隔，单位为nm)。这些图示出，例如，随着拉应力的增加，NMOS载流子迁移率提高。例如，在图3的右侧的两个曲线图示出了PMOS晶体管的第二电压Vtsat和驱动电流Idsat相对于拉应力(例如，测量为到沟道的线性间隔，单位为nm)。这些图示出，例如，随着拉应力的增加，PMOS载流子迁移率降低。因此，在一个示例中，DDB隔离增强了NMOS载流子迁移率并且降低了PMOS载流子迁移率。
图4示出了一组示例曲线图400，该曲线图400示出了拉应力对用于SDB隔离的n型金属氧化物半导体(NMOS)晶体管和p型金属氧化物半导体(PMOS)晶体管性能的影响。例如，在图4的左侧的两个曲线图示出了NMOS晶体管的第一电压Vtsat和驱动电流Idsat相对于拉应力(例如，测量为到沟道的线性间隔，单位为nm)。这些图示出，例如，随着拉应力的增加，NMOS载流子迁移率相对稳定。例如，在图4的右侧的两个曲线图示出了PMOS晶体管的第二电压Vtsat和驱动电流Idsat相对于拉应力(例如，测量为到沟道的线性间隔，单位为nm)。这些图示出，例如，随着拉应力的增加，PMOS载流子迁移率相对稳定。因此，在一个示例中，SDB隔离对于拉应力是相对中性的。
例如，图3和图4示出了可以仅在NMOS晶体管上使用DDB隔离并且仅在PMOS晶体管上使用SDB隔离以获取较高的载流子迁移率。相反，可以仅在NMOS晶体管上使用SDB隔离并且仅在PMOS晶体管上使用DDB隔离以获取较低的载流子迁移率。在一个示例中，可以针对不同的载流子迁移率特性并且因此针对晶体管性能而使用NMOS晶体管和PMOS晶体管上的SDB隔离和DDB隔离的各种组合。在一个示例中，隔离可能会引起沟道应变，并且器件迁移率和性能会受到影响。在一个示例中，驱动电流(Idsat)可以在范围内增加或减少，例如，对于PMOS/NMOS，DDB可以从5％增加到20％。另一方面，SDB可能会产生较小的影响，例如，在0-5％的驱动电流(Idsat)范围内。
在一个示例中，BGI可以在IC上实现为比SDB更简单的制造过程，并且不需要去除高K金属栅材料。在一个示例中，BGI可以使用间隔物和栅极作为硬掩模来蚀刻衬底(具有自对准)以形成具有良好的选择性和隔离性的沟槽。在一个示例中，BGI在共享栅极之间不需要CT掩模。在一个示例中，BGI伪栅极是导体，并且可以用于在IC上进行布线。
图5示出了栅极间隔离(BGI)技术的第一示例500。在一个示例中，第一示例BGI技术可以针对NMOS晶体管和PMOS晶体管两者使用栅极间隔离(BGI)。在图5中，标记为“5A”的部分示出了具有PMOS部分501和NMOS部分502的第一示例BGI技术的俯视图。还示出了第一晶体管栅极503、第二晶体管栅极504、第三晶体管栅极505和第四晶体管栅极506。在一个示例中，绝缘体507位于第二晶体管栅极504与第三晶体管栅极505之间以形成BGI。
图5在标记为“5B”的部分中示出了具有第一晶体管栅极513、第二晶体管栅极514、第三晶体管栅极515和第四晶体管栅极516的PMOS部分501的侧视图。还示出了定位在第二晶体管栅极514与第三晶体管栅极515之间并且进入半导体衬底519中以形成BGI的绝缘体517。
图5在标记为“5C”的部分中示出了具有第一晶体管栅极523、第二晶体管栅极524、第三晶体管栅极525和第四晶体管栅极526的NMOS部分502的侧视图。还示出了定位在第二晶体管栅极524与第三晶体管栅极525之间并且进入半导体衬底529中以形成BGI的绝缘体527。
图6示出了栅极间隔离(BGI)技术的第二示例600。在一个示例中，第二示例BGI技术可以针对PMOS晶体管使用栅极间隔离(BGI)并且针对NMOS晶体管使用DDB隔离。图6A示出了第二示例BGI技术的俯视图，该第二示例BGI技术具有使用BGI的PMOS部分601和使用DDB隔离的NMOS部分602。还示出了第一晶体管栅极603、第二晶体管栅极604、第三晶体管栅极606和第四晶体管栅极606。在一个示例中，绝缘体607位于PMOS部分601中的第二晶体管栅极604与第三晶体管栅极606之间。在一个示例中，DDB部分608位于NMOS部分602中的第二晶体管栅极604与第三晶体管栅极606之间。
图6在标记为“6B”的部分中示出了具有第一晶体管栅极613、第二晶体管栅极614、第三晶体管栅极616和第四晶体管栅极616的PMOS部分601的侧视图。还示出了定位在第二晶体管栅极614与第三晶体管栅极616之间并且进入半导体衬底619中以形成BGI的绝缘体617。
图6中在标记为“6C”的部分中示出了具有第一晶体管栅极623、第二晶体管栅极624、第三晶体管栅极626和第四晶体管栅极626的NMOS部分602的侧视图。还示出了位于第二晶体管栅极624与第三晶体管栅极626之间的氧化物627。还示出了在半导体衬底629内并且位于氧化物627下方的STI 628。
在另一示例(未示出)中，第二示例BGI技术可以针对NMOS晶体管使用栅极间隔离(BGI)并且针对PMOS晶体管使用DDB隔离。在该示例中，绝缘体位于NMOS部分中的第二晶体管栅极与第三晶体管栅极之间以形成BGI。在该示例中，氧化物位于PMOS部分中的第二晶体管栅极与第三晶体管栅极之间，并且STI位于PMOS部分中的半导体衬底内的氧化物下方。
图7示出了栅极间隔离(BGI)技术的第三示例700。在一个示例中，第三示例BGI技术可以针对PMOS晶体管使用栅极间隔离(BGI)并且针对NMOS晶体管不使用隔离。图7在标记为“7A”的部分中示出了第三示例BGI技术的俯视图，该第三示例BGI技术具有使用BGI的PMOS部分701和不使用隔离的NMOS部分702。还示出了第一晶体管栅极703、第二晶体管栅极704、第三晶体管栅极707和第四晶体管栅极707。在一个示例中，绝缘体707位于PMOS部分701中的第二晶体管栅极704与第三晶体管栅极707之间以形成BGI。
图7在标记为“7B”的部分中示出了具有第一晶体管栅极713、第二晶体管栅极714、第三晶体管栅极717和第四晶体管栅极716的PMOS部分701的侧视图。还示出了定位在第二晶体管栅极714与第三晶体管栅极717之间并且进入半导体衬底719中以形成BGI的绝缘体717。
图7在标记为“7C”的部分中示出了具有第一晶体管栅极723、第二晶体管栅极724、第三晶体管栅极727和第四晶体管栅极726的NMOS部分702的侧视图。还示出了没有隔离的半导体衬底729。
在另一示例(未示出)中，第三示例BGI技术可以针对NMOS晶体管使用栅极间隔离(BGI)并且针对PMOS晶体管不使用隔离。在该示例中，绝缘体位于NMOS部分中的第二晶体管栅极与第三晶体管栅极之间以形成BGI。在该示例中，在PMOS部分中未使用隔离。
图8示出了用于集成电路中的BGI隔离以通过蚀刻和填充氧化物来在半导体衬底中形成浅沟槽隔离(STI)的第一工艺实现步骤800。图8在标记为“8A”的部分中示出了具有PMOS部分801和NMOS部分802的俯视图。图8在标记为“8B”的部分中示出了PMOS部分801的侧视图。图8在标记为“8C”的部分中示出了NMOS部分802的侧视图。在一个示例中，第一工艺步骤将STI 803放置到NMOS部分802中的半导体衬底804(例如，硅衬底)中。
图9示出了用于集成电路中的BGI隔离以形成栅极和间隔物的第二工艺实现步骤900。图9在标记为“9A”的部分中示出了具有PMOS部分901和NMOS部分902的俯视图。图9在标记为“9B”的部分中示出了PMOS部分901的侧视图。在一个示例中，第二工艺步骤在PMOS部分901中放置多个栅极911、912、913、914。在一个示例中，PMOS部分901中的每个栅极可以包括多晶硅栅极、替代金属栅极、栅极绝缘体等。图9在标记为“9C”的部分中示出了NMOS部分902的侧视图。在一个示例中，第二工艺步骤在NMOS部分902中放置多个栅极921、922、923、924。在一个示例中，NMOS部分902中的每个栅极可以包括多晶硅栅极、替代金属栅极、栅极绝缘体等。
图10示出了用于集成电路中的BGI隔离以沉积层间电介质(ILD)并且平坦化集成电路的第三工艺实现步骤1000。图10中在标记为“10A”的部分中示出了具有PMOS部分1001和NMOS部分1002的俯视图。图10在标记为“10B”的部分中示出了PMOS部分1001的侧视图。在一个示例中，第三工艺步骤在PMOS部分1001中放置围绕第一多个栅极1011、1012、1013、1014的第一层间电介质(ILD)1015。图10在标记为“10C”的部分中示出了NMOS部分1002的侧视图。例如，NMOS部分1002包括STI 1003和半导体衬底1004。在一个示例中，第三工艺步骤在NMOS部分1002中放置围绕第二多个栅极1021、1022、1023、1024的第二层间电介质(ILD)1025。在一个示例中，第三工艺步骤通过去除第一和第二多个栅极上方的多余的ILD来平坦化IC。
图11示出了用于集成电路中的BGI隔离以形成掩模并且暴露扩散中断区域的第四工艺实现步骤1100。图11在标记为“11A”的部分中示出了具有PMOS部分1101和NMOS部分1102的俯视图。图11在标记为“11B”的部分中示出了PMOS部分1101的侧视图。在一个示例中，PMOS部分1101包括栅极1111、1112、1113、1114。在一个示例中，第四工艺步骤在PMOS部分1101中的第一ILD 1115上方形成第一掩模1116。在一个示例中，第一掩模1116在栅极1112与栅极1113之间包括间隙1117(即，开口)。在一个示例中，间隙1117暴露PMOS部分1101中的扩散中断区域。图11在标记为“11C”的部分中示出了NMOS部分1102的侧视图。例如，NMOS部分1102包括STI 1103和半导体衬底1104。在一个示例中，第四工艺步骤在NMOS部分1102中的第二ILD 1125上方形成第二掩模1126。
图12示出了用于集成电路中的BGI隔离以蚀刻PMOS部分1201中的两个栅极之间的ILD的第五工艺实现步骤1200。图12在标记为“12A”的部分中示出了具有PMOS部分1201和NMOS部分1202的俯视图。图12在标记为“12B”的部分中示出了PMOS部分1201的侧视图。在一个示例中，第五工艺步骤蚀刻(即，去除)PMOS部分中的两个栅极(例如，栅极1212和栅极1213)之间的ILD。在一个示例中，在第一掩模1216中的间隙1217内执行蚀刻ILD 1215。图12在标记为“12C”的部分中示出了NMOS部分1202的侧视图。例如，NMOS部分1202包括STI 1203和半导体衬底1204。
图13示出了用于集成电路中的BGI隔离以蚀刻半导体衬底以在有源区域内形成沟槽的第六工艺实现步骤1300，该沟槽与PMOS部分1301中具有间隔物的栅极自对准。图13在标记为“13A”的部分中示出了具有PMOS部分1301和NMOS部分1302的俯视图。图13在标记为“13B”的部分中示出了PMOS部分1301的侧视图。在一个示例中，第六工艺步骤蚀刻(即，去除)有源区域以在PMOS部分1301中的两个栅极(例如，栅极1312和栅极1313)之间在半导体衬底1305中形成沟槽1318。在一个示例中，在第一掩模1316中的间隙1317内执行蚀刻以形成沟槽1318。图13在标记为“13C”的部分中示出了NMOS部分1302的侧视图。例如，NMOS部分1302包括STI1303和半导体衬底1304。
图14示出了用于集成电路中的BGI隔离以在PMOS部分1401中用绝缘体填充沟槽并且平坦化集成电路的第七工艺实现步骤1400。图14在标记为“14A”的部分中示出了具有PMOS部分1401和NMOS部分1402的俯视图。图14在标记为“14B”的部分中示出了PMOS部分1401的侧视图。在一个示例中，第七工艺步骤用绝缘体1419填充沟槽1418和间隙1417(在栅极1412与栅极1413之间)。例如，间隙1417位于沟槽1418上方，并且沟槽1418在半导体衬底1405中。图14在标记为“14C”的部分中示出了NMOS部分1402的侧视图。例如，NMOS部分1402包括STI 1403和半导体衬底1404。在一个示例中，第七工艺步骤通过去除第一ILD 1415上方的第一掩模和第二ILD 1425上方的第二掩模来平坦化集成电路。
图15示出了用于在具有第一部分和第二部分的集成电路中实现栅极间隔离(BGI)的第一工艺流程1500。在一个示例中，第一工艺流程1500用于在CMOS集成电路中在具有第一部分和第二部分的集成电路中实现栅极间隔离(BGI)。在框1510中，针对集成电路(IC)的第二部分在半导体衬底中形成浅沟槽隔离(STI)。在一个示例中，第一部分是PMOS部分，第二部分是NMOS部分。在另一示例中，第一部分是NMOS部分，第二部分是PMOS部分。
在框1520中，将多个栅极放置在集成电路(IC)的第一部分和第二部分中。在一个示例中，第一部分和第二部分相邻。在一个示例中，多个栅极包括多晶硅栅极、替代金属栅极和栅极绝缘体。在一个示例中，多个栅极被间隔物围绕。在一个示例中，第一部分是PMOS部分，第二部分是NMOS部分。在另一示例中，第一部分是NMOS部分，第二部分是PMOS部分。
在框1530中，沉积层间电介质(ILD)以围绕集成电路(IC)的第一部分和第二部分中的多个栅极，并且平坦化集成电路(IC)。在一个示例中，ILD是氧化物材料。在一个示例中，平坦化包括去除多个栅极上方的多余的ILD。在一个示例中，第一部分是PMOS部分，第二部分是NMOS部分。在另一示例中，第一部分是NMOS部分，第二部分是PMOS部分。
在框1540中，在集成电路(IC)的第一部分和第二部分中的层间电介质(ILD)上方形成掩模，并且暴露扩散中断区域。在一个示例中，扩散中断区域仅在第一部分之上。在一个示例中，第一部分是PMOS部分，第二部分是NMOS部分。在另一示例中，第一部分是NMOS部分，第二部分是PMOS部分。
在框1550中，蚀刻第一部分中的多个栅极中的两个栅极之间的层间电介质(ILD)。在一个示例中，第一部分是PMOS部分。在另一示例中，第一部分是NMOS部分。
在框1560中，蚀刻半导体衬底以在第一部分中的有源区域内形成沟槽。在一个示例中，第一部分是PMOS部分。在另一示例中，第一部分是NMOS部分。
在框1570中，在第一部分中用绝缘体填充沟槽并且平坦化集成电路(IC)。在一个示例中，平坦化包括去除第一部分和第二部分中ILD上方的掩模。在一个示例中，第一部分是PMOS部分，第二部分是NMOS部分。在另一示例中，第一部分是NMOS部分，第二部分是PMOS部分。
图16示出了用于在具有第一部分和第二部分的集成电路中实现栅极间隔离(BGI)的第二工艺流程1600。在一个示例中，第二工艺流程1600用于在CMOS集成电路中在具有第一部分和第二部分的集成电路中实现栅极间隔离(BGI)。在框1610中，形成用于集成电路(IC)的第一部分和第二部分的半导体衬底。在一个示例中，第一部分是PMOS部分，第二部分是NMOS部分。在另一示例中，第一部分是NMOS部分，第二部分是PMOS部分。
在框1620中，将多个栅极放置在集成电路(IC)的第一部分和第二部分中。在一个示例中，第一部分和第二部分相邻。在一个示例中，多个栅极包括多晶硅栅极、替代金属栅极和栅极绝缘体。在一个示例中，多个栅极被间隔物围绕。在一个示例中，第一部分是PMOS部分，第二部分是NMOS部分。在另一示例中，第一部分是NMOS部分，第二部分是PMOS部分。
在框1630中，沉积层间电介质(ILD)以围绕集成电路(IC)的第一部分和第二部分中的多个栅极，并且平坦化集成电路(IC)。在一个示例中，ILD是氧化物材料。在一个示例中，平坦化包括去除多个栅极上方的多余的ILD。在一个示例中，第一部分是PMOS部分，第二部分是NMOS部分。在另一示例中，第一部分是NMOS部分，第二部分是PMOS部分。
在框1640中，在集成电路(IC)的第一部分和第二部分中的层间电介质(ILD)上方形成掩模，并且暴露扩散中断区域。在一个示例中，扩散中断区域在第一部分和第二部分两者之上。在一个示例中，第一部分是PMOS部分，第二部分是NMOS部分。在另一示例中，第一部分是NMOS部分，第二部分是PMOS部分。
在框1650中，蚀刻第一部分和第二部分中的多个栅极中的两个栅极之间的层间电介质(ILD)。在一个示例中，第一部分是PMOS部分，第二部分是NMOS部分。在另一示例中，第一部分是NMOS部分，第二部分是PMOS部分。
在框1660中，蚀刻半导体衬底以在第一部分中的第一有源区域内形成第一沟槽并且在第二部分中的第二有源区域内形成第二沟槽。在一个示例中，第一部分是PMOS部分。在另一示例中，第一部分是NMOS部分。
在框1670中，在第一部分中用第一绝缘体填充第一沟槽并且在第二部分中用第二绝缘体填充第二沟槽。在一个示例中，平坦化包括去除第一部分和第二部分中在ILD上方的掩模。在一个示例中，第一部分是PMOS部分，第二部分是NMOS部分。在另一示例中，第一部分是NMOS部分，第二部分是PMOS部分。
在一方面，图15和图16中用于提供互补金属氧化物半导体(CMOS)隔离的步骤中的一个或多个步骤可以由一个或多个处理器执行，该一个或多个处理器可以包括硬件、软件、固件等。在一方面，图15和图16中的步骤中的一个或多个步骤可以由一个或多个处理器执行，该一个或多个处理器可以包括硬件、软件、固件等。例如，一个或多个处理器可以用于执行运行图15和16的流程图中的步骤所需要的软件或固件。软件应当广义地解释为指代指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行文件、执行线程、过程、函数等，无论是被称为软件、固件、中间件、微码、硬件描述语言还是其他形式。
软件可以驻留在计算机可读介质上。计算机可读介质可以是非暂态计算机可读介质。非暂态计算机可读介质例如包括磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，光学压缩盘(CD)或数字多功能盘(DVD))、智能卡、闪存设备(例如，卡、棒或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、寄存器、可移动磁盘、以及用于存储可以由计算机访问和读取的软件和/或指令的任何其他合适的介质。例如，计算机可读介质还可以包括载波、传输线、以及用于传输可以由计算机访问和读取的软件和/或指令的任何其他合适的介质。计算机可读介质可以驻留在处理系统中，在处理系统外部，或者分布在包括处理系统的多个实体之间。计算机可读介质可以体现在计算机程序产品中。例如，计算机程序产品可以包括包装材料中的计算机可读介质。计算机可读介质可以包括用于互补金属氧化物半导体(CMOS)隔离的软件或固件。本领域技术人员将认识到如何取决于特定和强加于整个系统的总体设计约束来最佳地实现贯穿本公开而呈现的所描述的功能。
(多个)处理器中包括的任何电路系统被提供仅作为示例，并且用于执行所描述的功能的其他模块可以被包括在本公开的各个方面内，包括但不限于存储在计算机可读介质中的指令、或者本文中描述的并且利用例如与示例流程图有关的本文中描述的过程和/或算法的任何其他合适的装置或模块。
在本公开中，词语“示例性”用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实现或方面都不必被解释为比本公开的其他方面优选或有利。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。本文中使用的术语“耦合”是指两个物体之间的直接或间接耦合。例如，如果对象A物理触摸对象B，而对象B触摸对象C，则即使对象A和C彼此不直接物理接触，它们仍然可以被视为彼此耦合。例如，即使第一管芯从不直接与封装中的第二管芯物理接触，第一管芯也可以耦合到第二管芯。术语“电路”和“电路系统”被广泛地使用，并且旨在包括电气设备和导体的硬件实现，其在被连接和配置时使得能够实现本公开中描述的功能，而不受电子电路的类型以及信息和指令的软件实现的限制，这些信息和指令在由处理器执行时能够执行本公开中描述的功能。
附图中所示的组件、步骤、特征和/或功能中的一个或多个可以重新布置和/或组合成单个组件、步骤、特征或功能，或者体现为几个组件、步骤或功能。在不脱离本文中公开的新颖特征的情况下，还可以添加附加的元素、组件、步骤和/或功能。附图中所示的装置、设备和/或组件可以被配置为执行本文中描述的方法、特征或步骤中的一个或多个。本文中描述的新颖算法也可以有效地以软件实现和/或嵌入在硬件中。
应当理解，所公开的方法中的步骤的特定顺序或层次是示例性过程的图示。应当理解，基于设计偏好，可以重新布置方法中的步骤的特定顺序或层次。所附的方法权利要求以示例顺序呈现了各个步骤的要素，并且并不表示限于所呈现的特定顺序或层次，除非在其中具体叙述。
提供先前的描述以使得本领域的任何技术人员能够实践本文中描述的各个方面。对这些方面的各种修改对于本领域技术人员将是很清楚的，并且本文中定义的一般原理可以应用于其他方面。因此，权利要求书不意图限于本文中示出的方面，而是应当被赋予与权利要求书的语言相一致的完整范围，其中以单数形式提及元素并非意图表示“一个且仅一个”，除非特别说明，否则表示“一个或多个”。除非另有特别说明，术语“一些”是指一个或多个。提及项目列表中的“至少一个”的短语是指这些项目的任何组合，包括单个成员。例如，“a、b或c中的至少一个”旨在涵盖：a；b；c；a和b；a和c；b和c；以及a、b和c。本领域普通技术人员已知或以后将知道的，贯穿本公开内容所描述的各个方面的元素的所有结构和功能等同物均通过引用明确地并入本文，并且意在由权利要求书涵盖。而且，无论在权利要求书中是否明确叙述了本文中公开的内容，都不打算将其公开给公众。任何权利要求要素不得根据美国法典第35条第112节第六段的规定来解释，除非该要素使用短语“用于……的手段”明确表述，或者在方法权利要求的情况下，该要素使用短语“用于……的步骤”进行陈述。
机译： 互补金属氧化物半导体（CMOS）隔离的结构和方法
机译： 互补金属氧化物半导体（CMOS）隔离的结构和方法
机译： 互补金属氧化物半导体（CMOS）隔离的结构和方法
