一种逐次逼近型ADC的电容阵列和开关逻辑电路

摘要

本发明公开了一种逐次逼近型ADC的电容阵列和开关逻辑电路，包括两组DAC阵列、三个比较器和SAR逻辑电路；DAC阵列采用下极板采样方式，每一步量化开始前将电容的下极板与输入信号连接进行采样，同时电容上极板连接比较器输入端并短接到共模电压VCM；在采样完成时断开上极板与共模电压VCM的连接，并且断开下极板与输入信号的连接，将下极板连接到预设的固定电压上，以进行第一步的2位数据量化；再由SAR逻辑输出信号控制这一步的电容下极板电压产生下一步量化的阈值。本发明能够消除传统2b/cycle结构甚至更高位结构中，为了产生不同阈值而需要在每次比较器工作前插入一段时间作为预充电相的问题，同时可以实现简易的开关控制逻辑。

说明书

技术领域

本发明涉及逐次逼近型ADC技术领域，具体而言涉及一种逐次逼近型ADC的电容阵列和开关逻辑电路。

背景技术

现代高速通信系统，比如超带宽无线电、高速串行链路以及以太网收发器等，需要用到中等分辨率以及数百兆采样率的模数转换器，常用的高速ADC类型主要有全并行型(Flash)ADC、流水线型(Pipeline)ADC和逐次逼近型(SAR)ADC。2b/cycle SAR ADC是一种结合FlashADC的思想，在传统1b/cyc1e SARADC结构中引入多个比较器，一次并行比较出多比特的结构，因此，与1b/cycle的方式相比，它可以通过更少的比较次数来达到相同的分辨率，主要优势是提升逐次逼近型ADC的速度。

但是由于传统2b/cyc1e SAR ADC由多个DAC组成，并且需要预充电的操作来产生不同的阈值电压从而完成每次比较，这会带来额外的时间与功耗上的开销，这种开销不仅会降低转换的效率和速度，而且由于额外的相位和逻辑操作会使这种架构对温度和电压因素变化更为敏感。尤其是当ADC的位数更高时，需要占用的时长和功耗会更多。

发明内容

本发明针对现有技术中的不足，提供一种逐次逼近型ADC的电容阵列和开关逻辑电路，能够消除传统2b/cyc1e结构甚至更高位结构中，为了产生不同阈值而需要在每次比较器工作前插入一段时间作为预充电相的问题，同时可以实现简易的开关控制逻辑。

为实现上述目的，本发明采用以下技术方案：

一种逐次逼近型ADC的电容阵列和开关逻辑电路，所述电容阵列和开关逻辑电路包括两组DAC阵列、三个比较器和SAR逻辑电路；

所述DAC阵列包括2

所述DAC阵列采用下极板采样方式，每一步量化开始前将电容的下极板与输入信号连接进行采样，同时电容上极板连接比较器输入端并短接到共模电压VCM；在采样完成时断开上极板与共模电压VCM的连接，并且断开下极板与输入信号的连接，将下极板连接到预设的固定电压上，在实现将下极板电荷转移到上极板的同时产生第一步量化比较所需的阈值复位操作，使比较器开始工作，以进行第一步的2位数据量化；

所述SAR逻辑电路的输入端与比较器的输出端连接，SAR逻辑电路的输出端与DAC阵列的下极板开关栅极连接，使DAC阵列的之后每一步量化，由SAR逻辑输出信号控制这一步的电容下极板电压，以产生下一步量化所需的新的阈值。

为优化上述技术方案，采取的具体措施还包括：

进一步地，设采样之后的复位相将电容阵列的下极板复位到预设的固定参考电平Vrefp和Vrefn；

所述三个比较器分别为第一比较器、第二比较器和第三比较器；第一比较器同相端各步电容的下极板分别连接到Vrefp、Vrefp、Vrefn、Vrefp，其反相端各步电容的下极板分别连接到Vrefn、Vrefn、Vrefp、Vrefn；第三比较器同相端各步电容的下极板分别连接到Vrefn、Vrefn、Vrefp、Vrefn，其反相端各步电容的下极板分别连接到Vrefp、Vrefp、Vrefn、Vrefp；第二比较器同相端与第一比较器同相端连接，其反相端与第三比较器反相端连接；其中，Vref＝Vrefp-Vrefn，以使第一比较器、第二比较器和第三比较器等效的阈值分别为-1/2×Vref、0和1/2×Vref；

所述SAR逻辑电路根据三个比较器的结果判断Vip-Vin落在以上三个阈值间的位置，获得第一步的2-bit数据；

低4位的电容在采样时相接Vin，复位相时按照3∶1的数量比例接Vrefp或者Vrefn，以构建2的整数次幂的总电容以及形成相应的比较器阈值电压。

进一步地，比较器两端DAC中最低位的四个电容中的其中三个接Vrefp，另一个接Vrefn。

进一步地，最低位电容的其中两个差分电容接相同的Vrefp或者Vrefn，另外两个接共模电压。

进一步地，所述SAR逻辑电路的输出量化结果连接到DAC阵列的下极板开关栅极上，第一比较器和第三比较器的同相端电容阵列下极板电平受输出量化结果的D控制，反相端电容阵列下极板电平受输出量化结果

进一步地，所述电容阵列和开关逻辑电路包括2

本发明的有益效果是：

本发明提供了一种面向2b/cycle的逐次逼近型(Successive-Approximation-Register，SAR)模数转换器(Analog-to-Digital Converter，ADC)的电容阵列和开关逻辑电路。电路通过两组数模转换器(Digital-to-Analog，DAC)阵列和三个比较器在每一步量化时分别产生三个不同的阈值，以此实现每步输出2位数据的功能，为此，本发明设计了专用的电容排布方式，以消除传统2b/cycle结构甚至更高位结构中，为了产生不同阈值而需要在每次比较器工作前插入一段时间作为预充电相的问题。同时本发明还实现了极为简单的开关控制逻辑方案，电容阵列的切换由电路后端部分SAR逻辑电路的输出，即每一步的量化结果D或其经反相器后的

附图说明

图1为逐次逼近型ADC的电容阵列和开关逻辑电路示意图。

图2为电容阵列的复位相示意图。

图3为电容阵列的转换相示意图。

图4为面向2b/cycle 8-bit SARADC的电容阵列示意图。

图5为2b/cycle 8-bit SARADC的量化示意图。

图6为2b/cycle 8-bit SAR ADC的工作时序示意图。

具体实施方式

现在结合附图对本发明作进一步详细的说明。

需要注意的是，发明中所引用的如“上”、“下”、“左”、“右”、“前”、“后”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

结合图1，本发明提及一种逐次逼近型ADC的电容阵列和开关逻辑电路，所述电容阵列和开关逻辑电路包括两组DAC阵列、三个比较器和SAR逻辑电路。

所述DAC阵列包括2

所述DAC阵列采用下极板采样方式，每一步量化开始前将电容的下极板与输入信号连接进行采样，同时电容上极板连接比较器输入端并短接到共模电压VCM；在采样完成时断开上极板与共模电压VCM的连接，并且断开下极板与输入信号的连接，将下极板连接到预设的固定电压上，在实现将下极板电荷转移到上极板的同时产生第一步量化比较所需的阈值复位操作，使比较器开始工作，以进行第一步的2位数据量化。

所述SAR逻辑电路的输入端与比较器的输出端连接，SAR逻辑电路的输出端与DAC阵列的下极板开关栅极连接，使DAC阵列的之后每一步量化，由SAR逻辑输出信号控制这一步的电容下极板电压，以产生下一步量化所需的新的阈值。

对于一个n位的ADC，其正负差分输入端各需要2

当第一步的量化结束后，关断复位信号对于该步四个电容的控制，转由SAR逻辑输出量化信号控制该步的电容来产生新的阈值。

如上所述的一种面向2b/cycle的逐次逼近型ADC的电容阵列，每一步量化都不再需要额外的预充电操作，只需要进行与传统SAR ADC相似的操作，即由SAR逻辑输出控制DAC切换进行下一步操作即可实现所需的新的阈值的产生，省下了大量预充电的时间以及功耗。采样之后的复位相将电容阵列的下极板复位到预设的固定电平Vrefp和Vrefn，其中，将CMP1同相端各步电容的下极板分别连接到Vrefp、Vrefp、Vrefn、Vrefp，而其反相端各步电容的下极板分别连接到Vrefn、Vrefn、Vrefp、Vrefn，同时，将CMP3同相端各步电容的下极板分别连接到Vrefn、Vrefn、Vrefp、Vrefn，而其反相端各步电容的下极板分别连接到Vrefp、Vrefp、Vrefn、Vrefp。

其中，由于4∶4∶3∶1的权重分布，并假设Vref＝Vrefp-Vrefn，在第一步的比较开始时CMP1同相端的电压值为

当第一步输出量化结果后，关断复位信号对于该步四个电容的控制，转由SAR逻辑输出信号控制该步的电容下极板电压，产生新的阈值。其中SAR逻辑的输出量化结果连接到DAC电容阵列的下极板开关栅极上，CMP1和CMP3的同相端电容阵列下极板电平受输出量化结果的D控制，反相端电容阵列下极板电平受输出量化结果

图1为本实施例中专用的n-bit电容阵列示意图，此电路由两组DAC阵列DAC1、DAC2和三个比较器CMP3、CMP2、CMP1组成，这三个比较器可以分别生成D

如图4所示，这个8-bit电容阵列的下极板已经被连接到了预设的固定电压上。用1来表示参考电平Vrefp，用0表示Vrefn，则CMP3同相端每一步电容接入的预设固定电压为0、0、1、0，其反相端各步电容接入的预设固定电压为1、1、0、1，同理CMP1的预设固定电压接法已经在图4中体现。由于电容4∶4∶3∶1的权重分布，并假设Vref＝Vrefp-Vrefn，则在第一步比较开始时CMP3同相端的电压值为V

图5是本实施例的一个具体量化过程，假设采样到的输入信号是+201/256×Vref，首先电路整体会被复位来获取第一步比较所需要的阈值，根据上述第一步量化前产生的三个阈值-1/2×Vref、0、1/2×Vref，可见输入信号落在1/2×Vref到Vref之间，并通过电路后端部分SAR逻辑电路得到的输出量化结果为1、1、1，分别记为D

通过以上具体的量化过程描述可见，4∶4∶3∶1的电容权重分布能够产生我们所需要的三个阈值电压。预设的固定电压1101和0010实现了阈值电压的可增可减性，比如，当图4中的CMP1同相端的电容下极板接入1101的固定电压时，其电容上极板电平为V

上述采样、阈值生成、转换的过程，在图6的工作时序下进行，当CKS是高电平时，信号输入到电容阵列的下极板，电路开始采样，然后经过一定的时间等待电荷转移到上极板，接着开始第一位比较前的复位操作，复位的过程是对图1中DAC阵列的整体进行充电，即图6中CLK_charge的S1、S2、S3、S4高电平阶段，当复位结束之后，开始第一位的比较，比较结束之后通过一个逻辑电路来控制S1复位信号的关断，并利用输出量化结果来控制电路产生新的阈值，再依次得到比较输出结果，并依次关断当前比较完成所对应的复位信号。

以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。

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