技术领域
本文描述的实施例涉及半导体装置、半导体装置组合件以及提供此类半导体装置和 半导体装置组合件的方法。
背景技术
半导体装置组合件包含但不限于存储器芯片、微处理器芯片、成像芯片等，通常包含具有安装在衬底上的管芯的半导体装置。半导体装置可以包含各种功能部件，例如存 储器单元、处理器电路和成像装置，以及电连接到这些功能部件的接合焊盘。半导体装 置组合件可以包含堆叠在一起并且通过封装内的相邻装置之间的各个互连件彼此电连 接的多个半导体装置。
可以采用各种方法和/或技术对半导体装置组合件中相邻的半导体装置和/或衬底进 行电互连。例如，可以通过回流锡银(SnAg)(也称为焊料)来形成各个互连件，以将柱连 接到焊盘。通常，柱可以从半导体装置的底表面向下延伸到形成在另一半导体装置或衬底的顶表面的焊盘。焊球的栅格阵列可用于将半导体装置组合件连接到电路板或其它外部装置。
发明内容
本申请的一个方面涉及一种半导体装置组合件，其包括：第一半导体装置，其包括管芯堆叠和从所述管芯堆叠突出的电连接器；中介层，其包括—衬底，其具有面向所述 第一半导体装置的第一表面和与所述第一表面相对的第二表面；通孔，其中各个通孔包 含暴露部分和嵌入部分，所述暴露部分从所述衬底的所述第一表面和所述第二表面中的 一者或两者突出，并且所述嵌入部分延伸穿过所述第一表面与所述第二表面之间的所述 衬底的至少一部分；位于所述衬底的所述第一表面和所述第二表面中的一者或两者的一 或多个测试焊盘；第一电触点，其位于所述衬底的所述第一表面并且通过所述电连接器 可操作地耦合到所述第一半导体装置；以及位于所述衬底的所述第二表面的第二电触 点；以及控制器，其位于所述中介层的与所述第一半导体装置相对的一侧上，并且通过 到所述第二电触点的连接可操作地耦合到所述中介层。
本申请的另一方面涉及一种半导体装置组合件，其包括：管芯的存储器堆叠；衬底， 其包括—面向所述管芯的存储器堆叠的第一侧；与所述管芯的存储器堆叠相对的第二侧；位于所述衬底的所述第一侧的第一组触点；位于所述衬底的所述第二侧的第二组触点；位于所述第一侧的第一测试焊盘；第二测试焊盘，其位于所述衬底的所述第一侧并 且在所述管芯的存储器堆叠的与所述第一测试焊盘相对的侧上；第一暴露通孔，其从所 述衬底的所述第二侧突出并且延伸穿过所述第一侧与所述第二侧之间的所述衬底的至 少一部分；以及第二暴露通孔，其从所述衬底的所述第二侧突出并且延伸穿过所述第一 侧与所述第二侧之间的所述衬底的至少一部分；以及控制器，其可操作地连接到所述衬 底的所述第二侧并且在所述第一暴露通孔与所述第二暴露通孔之间。
本申请的另一方面涉及一种组装半导体装置组合件的方法，所述方法包括：提供衬 底，所述衬底具有—第一表面；与所述第一表面相对的第二表面；通孔，其延伸到所述衬底中并且从所述衬底的所述第二表面突出；位于所述第一表面的第一触点；位于所述 第二表面的第二触点；以及位于所述第一表面和所述第二表面中的一者或两者的至少一 个测试焊盘；可操作地将管芯的存储器堆叠耦合到所述第一触点；以及可操作地将控制 器耦合到所述第二触点；其中至少一个通孔在垂直于所述衬底的所述第二表面且远离所 述管芯的存储器堆叠的方向上突出于所述控制器之外。
附图说明
图1是半导体装置组合件的实施例的截面示意图。
图2是半导体装置组合件的实施例的截面示意图。
图3是半导体装置组合件的实施例的截面示意图。
图4是半导体装置组合件的实施例的截面示意图。
图5是半导体装置的实施例的部分截面示意图。
图6是半导体装置的实施例的仰视示意图。
图7A是半导体装置的实施例的截面示意图。
图7B是半导体装置的实施例的截面示意图。
图7C是半导体装置的实施例的截面示意图。
图7D是半导体装置的实施例的截面示意图。
图7E是半导体装置的实施例的截面示意图。
图8是半导体装置的实施例的截面示意图。
图9是制造半导体装置组合件的方法的一个实施例的流程图。
图10A是具有不同密度的连接器阵列的半导体装置的图示。
图10B-10C是连接到管芯堆叠的密度转换连接器的示意性截面图。
图11A-11F示出了制造半导体装置组合件的方法的各个方面，其中暴露的TSV连接到嵌入在封装剂中的焊球。
图12A-12F是使用图11A-11F中所示的方法的一或多个方面制造的半导体装置组合 件的实施例的示意性横截面图。
图13A-13B是半导体装置的实施例的示意性截面图，该半导体装置在衬底的一侧上 具有管芯堆叠，并且在衬底的另一侧上具有控制器。
图13C-13D是说明通孔分布模式的半导体装置组合件的底部平面图。
图14是示出系统的示意图，该系统包含根据本技术的实施例配置的半导体装置组合件。
下面参照通过附图中的实例示出的具体实施例对本技术进行描述，但是本技术具有 各种修改和替换形式。因此，以下公开内容并不旨在限于所公开的特定实例。相反，其目的是涵盖所附权利要求所界定的公开范围内的所有修改、等同物和替代。
具体实施方式
本文描述了许多具体细节，以提供对本公开的实施例的全面且可行的描述。本领域 普通技术人员将认识到，可以在没有一或多个具体细节的情况下实施本公开。通常与半导体装置相关联的众所周知的结构和/或操作可能未示出和/或可能未详细描述以避免混淆本公开的其它方面。通常，除本文所公开的那些特定实施例之外，各种其它装置、系 统和/或方法可在本公开的范围内。
术语“半导体装置组合件”可以指一或多个半导体装置、半导体装置封装和/或衬底 的组合件，其可以包含中介层、支撑件和/或其它合适的衬底。半导体装置组合件可以被制造为但不限于离散封装形式、带状或矩阵形式，和/或晶片面板形式。术语“半导体装 置”通常是指包含半导体材料的固态装置。半导体装置可以包含，例如半导体衬底、晶 片、面板或来自晶片或衬底的单个管芯。半导体装置在本文中可以指半导体管芯，但是 半导体装置不限于半导体管芯。
术语“半导体装置封装”可以指将一或多个半导体装置结合到公共封装中的布置。半导体封装可包含部分或完全封装至少一个半导体装置的壳体或外壳。半导体封装还可以包含承载一或多个半导体装置的衬底。衬底可以附接或以其它方式结合在壳体或外壳内。
如本文所使用，术语“垂直”、“横向”、“上”和“下”可指图中所示的半导体装置 和/或半导体装置组合件中的部件的相对方向或位置。例如，“上”或“最上”可以指比 另一部件更接近页面顶部的部件。然而，这些术语应该被解释为包含具有其它取向的半 导体装置和/或半导体装置组合件，例如倒置或倾斜取向，其中顶部/底部、之上/之下、 之上/之下、上/下和左/右可以根据取向互换。
使用常规的焊球栅格阵列，一些半导体装置可以不以堆叠布置连接，或者一些半导 体装置组合件可以不连接到支撑衬底。例如，使用焊球的栅格阵列难以将具有不同密度的连接器的装置连接在一起。在用标准(例如，JEDEC标准)接触布置连接具有高密度暴 露的通孔柱的半导体装置的组合件中，该困难会被放大。另外，期望在半导体装置组合 件连接到外部装置时对其进行测试。
本公开的各种实施例涉及半导体装置、半导体装置组合件以及制造和/或操作半导体 装置和/或半导体装置组合件的方法，其提供用于更多堆叠管芯布置的连接且在连接到外 部装置时能够进行测试。更具体地，本技术的实施例涉及被配置成电耦合具有不同连接 器密度的半导体装置的密度转换连接器。例如，一个半导体装置可利用具有高密度布置(例如，TSV之间的紧密间隔)的暴露TSV(如下所述)，而第二半导体装置可利用具有较 低或标准密度布置(例如，JEDEC标准布局)的焊盘或其它连接结构。在这方面，本技术 的几个实施例涉及包含第一半导体装置的半导体装置组合件，该第一半导体装置包括管 芯堆叠和从管芯堆叠突出的电连接器。半导体装置组合件可以包含中介层。中介层可以 包含衬底，该衬底具有面向第一半导体装置的第一表面和与第一表面相对的第二表面。 中介层可以包含通孔，其中各个通孔包含暴露部分和嵌入部分，暴露部分从衬底的第一 表面和第二表面中的一者或两者突出，并且嵌入部分延伸穿过第一表面与第二表面之间 的衬底的至少一部分。在一些实施例中，中介层包含位于衬底的第一表面和第二表面一 者或两者上的一或多个测试焊盘。中介层可以包含位于衬底的第一表面并通过电连接器 可操作地耦合到第一半导体装置的第一电触点，以及位于衬底的第二表面的第二电触 点。半导体装置组合件可以包含控制器，该控制器位于中介层的与第一半导体装置相对 的一侧上，并且通过与第二电触点的连接可操作地耦合到中介层。
半导体组合件的其它实施例还可以包含管芯的存储器堆叠和衬底。衬底可以包含面 向管芯的存储器堆叠的第一侧和与管芯的存储器堆叠相对的第二侧。在一些实施例中，衬底包含位于衬底的第一侧的第一组触点和位于衬底的第二侧的第二组触点。衬底可以包含位于第一侧的第一测试焊盘和位于衬底的第一侧并且在管芯的存储器堆叠的与第 一测试焊盘相对的一侧上的第二测试焊盘。在一些实施例中，衬底包含第一暴露通孔和 第二暴露通孔，第一暴露通孔从衬底的第二侧突出并延伸穿过第一侧与第二侧之间的衬 底的至少一部分，第二暴露通孔从衬底的第二侧突出并延伸穿过第一侧与第二侧之间的 衬底的至少一部分。半导体装置组合件可以包含控制器，该控制器可操作地连接到衬底 的第二侧并且在第一暴露通孔和第二暴露通孔之间。
组装半导体装置组合件的方法可以包含提供衬底。衬底可以具有第一表面和与第一 表面相对的第二表面。衬底可以包含延伸到衬底中并从衬底的第二表面突出的通孔和位 于第一表面的第一触点。衬底可以包含位于第二表面的第二触点和位于第一表面和第二 表面一者或两者的至少一个测试焊盘。该方法可以包含将管芯的存储器堆叠可操作地耦 合到第一触点。在一些实施例中，该方法包含将控制器可操作地耦合到第二触点。在一些实施例中，至少一个通孔在垂直于衬底的第二表面并远离管芯的存储器堆叠的方向上突出于控制器之外。
图1示出了半导体装置组合件100A(“组合件100A”)的实施例，其包含第一衬底110A和在第一衬底110A上的第二衬底120A。第一衬底110A包含第一表面111(例如， 顶表面)和与第一表面111相对的第二表面112(例如，底表面)。第一衬底110A包含位于 第一表面111的至少一个焊盘113和位于第二表面112的至少一个焊盘116。组合件100A 可以具有柱115，每个柱具有在第一衬底110A内的嵌入部分115A和从第一衬底110A 的第二表面112突出的暴露部分115B。如本文所述，可以通过在第一衬底110A中的硅 通孔(TSV)中填充导电材料来形成柱115。如本文中所使用，术语“柱”可指TSV、晶片 通孔、通孔或其它导电互连件，其为柱状并且延伸至晶片、管芯、衬底或其它半导体结 构中并从其突出。如图1所示，柱115可以与第一衬底110A的侧面129相邻。组合件 100A还可以在第一衬底110A内具有互连件114，并在第二表面112上具有焊盘116。 互连件114可以将柱115与一或多个焊盘113进行电偶合和/或将焊盘116与相应的焊盘 113进行电耦合。
第二衬底120A可以包含第一表面131(例如,顶表面)、与第一表面131相对的第二表面133(例如，底表面)，以及从第二衬底120A的第二表面133突出(例如，朝向第一 衬底110A)的一或多个柱125。组合件100A还具有互连件140，该互连件包括第二衬底 120A的柱125和位于第一衬底110A的第一表面111的焊盘113。互连件140将第一衬 底110A与第二衬底120A进行电连接。第二衬底120A可以包含多个柱125，第一衬底 110A可以包含多个焊盘133，从而组合件100A可以包含多个互连件140。
组合件100A可以进一步包含附加衬底，例如第二衬底120A上的第三衬底120B、 第三衬底120B上的第四衬底120C、第四衬底120C上的第五衬底120D等。第二-第五 衬底120A-120D可以通过通孔135和互连件130进行电耦合。通孔135可以是延伸穿过 衬底120A-120D的硅通孔，互连件130可以是相邻衬底120A-120D之间的导电部件。 为了清楚起见，示意性地示出了衬底110A、120A、120B、120C、120D之间的电互连， 并且如本领域的普通技术人员从本公开中受益所理解的，可以对其进行改变。在一些实 施例中，组合件100A可以包含多于或少于五个衬底(例如，至少三个、至少七个和/或至 少十个衬底)。半导体装置组合件100A可以仅包含第一衬底110A和第二衬底120A。
互连件130、140将每个衬底110A、120A、120B、120C、120D电连接在一起。位 于第一衬底110A的第二表面112的焊盘116可以是被配置成允许测试半导体装置组合 件100A的测试焊盘。例如，探针可以接触焊盘116之一，以测试半导体装置组合件100A 的衬底110A、120A、120B、120C、120D中的任何一个的操作功能。在一些实施例中， 一或多个焊盘116(例如，测试焊盘)位于第一衬底110A的第一表面111和第二表面112 上。第一衬底110A可以是硅衬底或其它半导体装置，例如逻辑装置，或者它可以是印 刷电路板等。第二衬底120A、第三衬底120B、第四衬底120C和第五衬底120D可以是 各种半导体装置。例如，第二衬底120A、第三衬底120B、第四衬底120C和第五衬底 120D中的一或多个可以是存储装置。衬底的数量、配置、类型、尺寸和/或位置可以根 据应用而变化，如本领域普通技术人员从本公开中受益所理解的。例如，半导体装置组 合件100A可以包括比所示更多或更少的衬底。同样地，柱、焊盘和/或互连件的数量、 尺寸、类型、位置和/或配置是为了说明的目的而示出的，并且可以根据应用而变化，如 本领域普通技术人员从本公开中受益所理解的。
图2示出了半导体装置组合件100B(“组合件100B”)的实施例，其包含第一衬底110B和第二-第五衬底120A-120D。组合件100B具有焊盘116，其位于第一衬底110B 的第一表面111，而非如图1所示的第一衬底110A的第二表面112。而且，第五衬底120 可以不包含通孔135。在其它方面，组合件100B与组合件100A相同，并且相同的附图 标记表示相同的组件，使得关于图1的组合件100A的描述适用于图2所示的组合件 100B。
图3示出了半导体装置组合件100C(“组合件100C”)的实施例，其包含第一衬底110C和第二-第五衬底120A-120D。组合件100C具有焊盘116，其位于第一衬底110C 的第一表面111，而不是如图1所示的第一衬底110A的第二表面112。而且，焊盘116 位于衬底120A-120D的堆叠的任一侧，而不是仅位于衬底120A-120D的堆叠的一侧。 而且，第五衬底120可以包含或不包含通孔135。在其它方面，组合件100C与组合件100A相同，并且相同的附图标记表示相同的组件，使得关于图1的组合件100A的描述 适用于图3所示的组合件100C。
图4示出了半导体装置组合件100D(“组合件100D”)的实施例，其包含第一衬底110D和第二-第五衬底120A-120D。组合件100D的柱115可以包含外层或涂层118(下 面更详细地描述)。外层118可以是保护层，其降低了由探针或用于测试半导体装置组合 件100D的其它机构(例如，通过探针和柱115之间的接触进行测试)对柱115(例如，对 柱的暴露部分115B，其可以包括铜和/或其它软材料)造成损坏的风险。外层或涂层118 可以包含允许探测支柱115的各种材料，其可以通过随后的处理去除。例如，外层118 可以包含但不限于钽。而且，第五衬底120可以不包含通孔135。在其它方面，组合件 100D与组合件100A相同，并且相同的附图标记表示相同的组件，使得关于图1的组合 件100A的描述适用于图4所示的组合件100D。
图5是衬底110的实施例的部分截面示意图。在衬底110中，衬底110包含多个通 孔或TSV 109(图5中仅示出一个)。可以使用多种方法来形成TSV 109。例如，TSV 109 包含氧化层119、在氧化层119上的钽层118和在钽层118内的内部导电材料117。内部 导电材料117可以包含钽层118上的第一导电部分117B和第一导电部分117B内的第二 导电部分117A。例如，第一导电部分117B可以通过物理气相沉积来沉积，而第二导电 部分117A可以通过电化学沉积来沉积。第一导电部分117A和第二导电部分117B可以 包括铜、钨、多晶硅等。TSV还可以使用本技术领域已知的其它方法形成。
可去除(例如，研磨、蚀刻、使用化学机械平坦化移除，和/或烧蚀)衬底110的一部分以暴露TSV 109的一部分，从而导致柱115的暴露部分115B。TSV 109的一部分，也 称为嵌入部分115A，保留在衬底110内。如果衬底110包含测试焊盘116(如图1-3所示)， 则可以去除氧化层119和钽层118以提供暴露的导电柱115B。在一些实施例中，如果衬 底110不包含任何测试焊盘116，则仅需要去除氧化层119，而留下柱115或TSV 109 的暴露部分115B，以被钽层118涂覆。在减小或消除损坏柱115的导电层117A、117B 的可能性的同时，钽层118可以探测柱115的暴露部分115b以测试衬底110。在已经测 试衬底110之后，可以去除钽层118以潜在地留下未标记的暴露柱115B，其可以由铜组 成。
图6是半导体装置110的实施例的仰视示意图。半导体装置110的底表面112包含以高密度矩形阵列排列的多个柱115。如图6所示，柱115的矩形阵列邻近半导体装置 110的底表面112的侧141。为了清楚起见，该阵列被示出为四(4)乘十五(15)阵列的柱 115。阵列的尺寸、阵列的形状和/或柱115的数量可以根据应用而变化。例如，一个实 施例可以包含邻近于半导体装置110的一侧的八(8)乘一百二十三(123)个柱的阵列。阵列 面积可以是十三(13)mm乘六(6)mm，每个柱的焊盘尺寸可以是五十四(54)微米，并且焊 盘间距可以是六十(60)微米。
图7A-7E示出形成半导体装置210的实施例的方面。可在可为硅衬底的衬底211的表面上沉积第一层212A(见图7A)，且可在第一层212A中形成多个焊盘216(例如，测 试焊盘)。焊盘216的数量、尺寸、位置和/或配置可能是不同的。为了清楚起见，第一 层212A在图7A中示为单层。然而，可以由沉积在硅衬底211的表面上的多个层组成第 一层212A。
图7B示出了已经添加到半导体装置210的至少一个第二层212B。第二层212B可 以添加到第一层212A上。第二层212B可以包含互连件214等，其将提供各种元件之间 的电连接，例如半导体装置210的柱215和焊盘216。为了清楚起见，第二层212B在 图7B中示为单层，但也可以包括多层。例如，至少第二层212B可以包括沉积在硅衬底 211的表面上和/或第一层212A上的多个层。多个TSV或通孔可以在层212A、212B中 形成并可延伸到硅衬底211的一部分。TSV填充有导电材料，例如铜等，以形成柱215。 如本文所讨论的，可以在沉积导电材料之前将各种涂层施加到TSV上。
图7C示出了添加到半导体装置210的至少一个第三层212C。第三层212C可以包 含至少一个焊盘213，用于将半导体装置210电连接到相邻的半导体装置。为了清楚起 见，第三层212C在图7C中示为单层。然而，第三层212C可以包含在硅衬底211的一 或多个第一层212A、第二层(一或多个)212B和表面上沉积的多层。如上所述，至少一 个焊盘213可以形成在层212C中。互连件214可以将焊盘213与柱215和测试焊盘216 中的一者或两者进行电连接。
图7D示出了半导体装置或衬底210A的实施例，其中硅衬底211的一部分被去除以暴露多个柱215的一部分，而硅衬底211的一部分留在半导体装置210A的底部。可以 使用各种工艺来去除硅衬底211的部分。硅衬底211阻止焊盘216的探测。相反，可以 通过探测一或多个柱215来测试半导体装置210A。如本文所讨论的，柱215可以包含 外部涂层218，其能够在降低对柱215的内部导电部分进行标记和/或损坏的风险的同时 对柱215进行探测。涂层218可以是各种各样的，例如钽。如本文所讨论的，在对半导 体装置210A进行所需测试后，可以从柱215的外部去除涂层218。
图7E示出了为了暴露测试焊盘216而从半导体装置210B的底部去除硅衬底211的剩余部分之后的半导体装置或衬底210B的实施例。可以使用各种工艺来去除硅衬底211 的部分。可以通过探测一或多个焊盘216来测试半导体装置210B。同样，可以探测焊 盘216以测试可以经由半导体装置210B的顶表面的焊盘213电连接到半导体装置210B 的其它半导体装置。
图8示出半导体装置或衬底310的实施例。半导体装置310包含位于顶表面的焊盘313和位于底表面的焊盘316。柱315的一部分保留嵌入在半导体装置310内的情况下， 多个柱315从半导体装置310的底表面延伸。如本文所讨论的，柱315通过用铜等填充 半导体装置310中的TSV而形成。柱315可以与半导体装置310的一侧相邻。半导体装 置310内的互连件314可以将柱315和位于顶表面的焊盘313进行电连接。同样，半导 体装置310内的互连件314可以将位于半导体装置310底表面的焊盘116与位于顶表面 的焊盘113以及柱315进行电连接。柱315可以包含位于每个柱315端部的支脚319。 支脚319可有助于将柱315连接到外部装置。
图9是制造半导体装置组合件的方法400的一个实施例的流程图。在步骤410，方法400可以包含提供具有第一表面和与第一表面相对的第二表面的硅衬底。在步骤420， 方法400可以包含在硅衬底的第一表面上形成第一层。第一层可以包含沉积在硅衬底的 表面上的多个层，如本领域普通技术人员从本公开中受益所理解的。在任选的步骤425， 方法400可以包含在第一层中形成至少一个测试焊盘，该测试焊盘可以是沉积在衬底表 面上的多个层。在步骤430，方法400可以包含在半导体装置上形成第二层。如本文所 讨论的，第二层可以包含沉积在硅衬底上的第一层或多个第一层上的多个层。
在步骤440，方法400可以包含创建至少一个TSV，该TSV从第二层或多个第二层 延伸穿过第一层或多个第一层，进入硅衬底的至少一部分。方法400可以包含形成多个 TSV，其可在阵列(例如，矩形阵列、圆形阵列、线性阵列或其它形状阵列)形成。该阵 列可以与硅衬底的一侧相邻。如本文所讨论的，在步骤446，方法400可以包含在第二 层或多个第二层内形成互连件。在任选的步骤445，方法400可以包含在至少一个TSV 上涂覆氧化层和涂覆钽层。在步骤450，方法400可以包含用铜等填充至少一个TSV或 多个TSV。
方法400可以包含在第二层上形成至少第三层。在步骤460，第三层可以包含至少一个焊盘，其被配置成连接到半导体装置，并在至少一个填充铜的TSV和至少一个焊盘 之间形成互连件。第三层可以由沉积在第二层或多个第二层上的多个层组成，如本领域 普通技术人员从本公开中受益所理解的。在步骤470，方法400可以包含从硅衬底的第 二或底表面去除硅，以暴露至少一个铜等填充的TSV的一部分或多个铜等填充的TSV 的一部分。在任选的步骤475，方法400可以包含去除硅以暴露至少一个测试焊盘。在 任选的步骤480，方法400可以包含从至少一个铜等填充的TSV的暴露部分去除氧化层。 在任选的步骤485，方法400可以包含将探针施加于至少一个铜等填充的TSV的暴露部 分的钽层。在任选的步骤490，方法400可以包含去除至少一个铜等填充的TSV的暴露 部分的钽层。
具有高密度暴露通路阵列(例如，柱阵列)的半导体装置组合件，例如上面参考图1-9 描述的那些，通常需要连接到具有低密度连接阵列的半导体装置组合件。当外部连接是 TSV的暴露部分时尤其如此，因为TSV阵列可以具有比许多其它类型的阵列更高的密度。例如，如图10A所示，可能需要将第一半导体装置或装置组合件500A与第二半导 体装置500B连接，其中第一半导体装置或装置组合件具有高密度阵列的柱或暴露的通 孔(例如TSV或其它通孔的暴露部分)515，第二半导体装置具有低密度阵列的连接件 516(例如低密度阵列的焊盘、焊料连接、柱或其它连接结构)。与连接件516之间的平均 横向距离(例如，低密度间距)相比，柱515的高密度阵列与柱515之间具有较小的平均 横向距离(例如，高密度间距)。平均横向距离可以在相邻柱515或连接件516的中心点 之间测量。在一些实施例中，高密度柱515(例如，暴露的TSV部分)的平均横向距离小 于100微米，小于90微米，小于80微米，小于70微米和/或小于60微米。在一些实施 例中，当平行于穿过/在其上形成柱和连接件的相应衬底测量时，连接件516的阵列的覆 盖区大于柱515的阵列的覆盖区。当支柱515和连接件516的相应阵列具有相同数量的 支柱/连接件时，可以存在覆盖区尺寸的相对差异。
图10B和10C示出了密度转换连接器520，用于将第一半导体装置组合件500A连 接到具有低密度阵列的装置，该第一半导体装置组合件具有高密度柱515的阵列。密度 转换连接器520可以包含衬底522，该衬底具有第一侧524、与第一侧524相对的第二 侧526、第一阵列的焊盘528或位于第一侧524的其它触点，以及位于第二侧526的第 二阵列的焊盘530。在图10B和10C所示的实施例中，与第一阵列的焊盘528相比，第 二阵列的焊盘530具有更低的密度。例如，第一阵列的焊盘528的密度与半导体装置组 合件500A上的柱阵列515的密度相同或相似，第二阵列的焊盘530的密度可以与第二 半导体装置500B上的连接器阵列516的密度相同或相似(图10A)。各种电连接结构(例 如，TSV、互连件等)可以嵌入到衬底522中以连接第一阵列的焊盘528与第二阵列的焊 盘530。
第一半导体装置组合件500A可以包含具有管芯541的管芯堆叠540(例如，存储器堆叠)和安装管芯堆叠540的衬底542(例如，中介层、晶片或其它衬底)。柱515具有从 衬底542的下表面朝向密度转换连接器520突出的暴露部分515B。第一半导体装置组 合件500A还可以包含位于衬底542的一或多个表面上的一或多个测试焊盘544。柱515 的暴露部分515B通过一或多个焊球550或其它连接结构可操作地和/或电连接到密度转 换连接器528的相应焊盘520。例如，柱515的暴露部分515B可以至少部分地嵌入焊 球550中，以在柱515与焊盘528之间建立连接。柱515还具有至少部分延伸穿过衬底 542和管芯堆叠540中的一或多个的嵌入部分515A。柱515是通孔，例如TSV，其延伸 穿过衬底542并连接到TSV 517，其至少部分地延伸穿过管芯堆叠540。在一些实施例 中，TSV 517比通孔515更窄。在一些实施例中，如图10C所示，柱515可以与焊盘528 物理接触，以减小第一半导体装置组合件500A与密度转换连接器520的衬底522之间 的距离D1。第一半导体装置组合件500A与衬底522之间的空隙可以使用已知的底部填 充技术进行填充。密度转换连接器520的第二侧526可以包含焊盘530和/或焊球554 的标准球出配置(例如，JEDEC标准和/或其它标准)，以将密度转换连接器520电连接到 其它半导体装置。在一些实施例中，密度转换连接器520的第二侧526上的焊球554可 以大于密度转换连接器520的第一侧524上的焊球550。
尽管结合具有高密度柱连接的半导体装置示出和描述了密度转换连接器520，但是 其它类型的半导体装置也可以受益于高到低或低到高密度转换连接器520。利用本文所述的密度转换连接器520可以将定制密度装置(例如，为客户或装置特定应用设计的装 置)电耦合到其它密度装置(例如，具有不同定制设计或工业标准连接布置的装置)。
在一些应用中，可能需要在制造期间封装或至少部分地封装半导体装置之间的TSV 焊料连接点。这些方法可用于叠层封装(PoP)、封装上中介层、多中介层、PoP上中介层、到多衬底的中介层和/或其它应用。例如，如图11A-11F所示和如下所述，在将TSV插 入焊球之前封装焊球连接可能是有利的。参考图11A，该方法可以包含在在焊盘604形 成焊球602或在衬底606上形成其它类型的触点。焊球602和焊盘604可以在衬底606 的一或多个表面上(例如，在衬底606的一个、两个、三个、四个、五个、六个或更多个 表面上)。在一些实施例中，可以在焊盘604上部分或完全硬化焊球602。参考图11B， 该方法可以包含用诸如压模材料或防回流的封装剂610对焊球602和焊盘604进行封装。
图11C示出了在封装剂610和焊球602已经被研磨或以其它方式去除以形成顶表面612(例如，配合表面)之后的方法。在一些实施例中，可以使用化学机械平面化(CMP)来 去除封装剂610和焊球602的上部以形成顶表面612。在一些实施例中，顶表面612是 平面的。在一些实施例中，可以在顶表面612上形成非平面的表面特征。例如，焊球602 可以比周围的封装剂610进一步被研磨或以其它方式去除，这可能导致在焊球602附近 的顶表面612上形成一或多个凹陷。
图11D示出了在中介层或管芯616与衬底606对准之后的方法的各方面，该中介层或管芯具有从其表面延伸的暴露或部分暴露的TSV 618。更具体地，TSV 618至少基本 上对准相应的焊球602。该方法可以包含通过例如将焊球602的温度增加到回流温度来 回流焊球602。参考图11E，TSV 618的暴露部分可以至少部分地插入到相应的回流焊 球602中。在一些实施例中，TSV 618的暴露部分被插入到回流焊球602中，从而使TSV 618与焊盘604接触。在一些应用中，在将TSV 618插入到焊球602后，在平面化的封 装剂610的顶表面612的中介层或管芯616与焊球602之间可能存在空隙。
图11F示出了在平面化的封装剂612的顶表面610与中介层或管芯616之间的空隙被下填之后的方法。在TSV 618被插入到回流焊球602之前，非导电膜(NCF)620或其 它材料可以在顶表面612上，或者在TSV 618被插入到回流焊球602之前，NCF 620可 以在TSV 618周围的中介层或管芯616的表面上。NCF 620可以密封、绝缘和保护中介 层管芯616与衬底606之间的连接，其方式与顶表面612与中介层或管芯616之间的空 隙填充很相似。
上面参考图11A-11F描述的方法和结构可用于制造许多不同类型的半导体装置组合 件。图12A-12F示出了一些此类半导体装置组合件。例如，图12A示出了具有连接到衬 底702的一或多个半导体装置的半导体装置组合件700。在一些实施例中，半导体装置 组合件700包含第一半导体装置704，例如包括一或多个存储器管芯或其它半导体装置 的高带宽存储装置(HBM)。通过柱706(例如，铜柱)、焊球和/或其它电连接，第一半导 体装置704可以连接到衬底702。半导体装置组合件700可以包含第二半导体装置708， 例如片上系统(SOC)或其它半导体装置。通过柱、焊球和/或其它电连接，第二半导体装 置708可以连接到衬底702。
衬底702可以连接到中介层710，其具有从中介层710和/或衬底702延伸的TSV712。TSV 712可以使用上面参考图11A-11F描述的方法连接到衬底714。例如，TSV 712 可以插入到回流焊球716中，这些焊球预先用封装剂718进行封装并平面化以形成顶表 面。可以用NCF 719对封装剂718与中介层710或衬底702之间的空隙进行下填或填充。
图12B示出包含单或多船装置722的半导体装置组合件720的实施例。通过柱706、焊球和/或其它电连接，装置722可以连接到衬底702。在一些实施例中，衬底702耦合 到中介层710，该中介层具有从衬底702和/或中介层710延伸的TSV 712。半导体装置 组合件720可以包含中间半导体装置724。中间半导体装置724可以包含一或多个单或 多芯片装置726。在将衬底702/中介层710电连接到中间半导体装置724(例如，使用上 述关于图11A-11F的方法)时，单或多芯片装置726中的一者或两者可以被封装剂718 至少部分封装。在一些实施例中，单或多芯片装置726中的每个被分别封装。在一些实 施例中，单或多芯片装置726中的一或多个未被封装。可以用NCF或下填材料719填 充封装剂718与衬底702/中介层710之间的空隙。在一些实施例中，中间半导体装置724 通过柱706或焊球连接707连接到衬底728。衬底728与中间半导体装置724之间的连 接可以使用球倒装芯片来实现。
图12C示出了半导体装置组合件730的实施例，其具有第一衬底702a、第二衬底702b和可从第一衬底702a和第二衬底702b中的每个延伸的TSV 712。TSV 712可以沿 相反方向和/或在分开的横向位置(例如，沿平行于衬底702a、702b的平面的方向间隔开 的位置)延伸。半导体装置组合件730可以进一步包含单或多芯片装置726a、726b，其 使用上面参考图11A-11F和图12B描述的方法连接到半导体装置组合件730的相对侧上 的TSV 712。第一衬底702a和第二衬底702b中的一者或两者可以包含焊盘732、测试 台，或在与TSV 712间隔开的衬底上形成的其它电连接。如图12D所示，半导体装置组 合件740可以包含与半导体装置组合件730相同的组件，其中第一单或多芯片装置726a 和第二单或多芯片装置726b在衬底702a、702b的相对侧上彼此垂直对准，并且焊盘 732在衬底702a、702b的相对侧上彼此垂直对准。在一些实施例中，半导体装置组合件 730、740包含中介层710，其位于第一衬底702a和第二衬底702b之间。在一些实施例 中，第一衬底702a和第二衬底702b形成为具有从两侧(例如，衬底的顶侧和底侧)延伸 的TSV的单个整体衬底。
图12E-12F分别示出了半导体管芯组合件750、760的实施例。两个组合件750、760包含一或多个单或多芯片装置726，其连接到中介层710或衬底的一侧或两侧。装置726 连接到TSV 712，其使用图11A-11F的上述方法从中介层710或衬底延伸。组合件750、 760可以包含第二衬底752，其连接到中介层710或第一衬底。例如，通过具有一或多 个焊球754的标准JEDEC球出连接，第二衬底752可以连接到中介层710(例如，焊盘 756)。其它连接也是可能的。在两个或两个以上单或多芯片装置726之间可以有第二衬 底752。在一些实施例中，单或多芯片装置726中的两个或两个以上一起封装在单个封 装剂718中(图12F)。在一些实施例中，每个单或多芯片装置726被单独封装(图12E)。
在一些实施例中，可能需要在多芯片封装(MCP)中利用暴露的通孔(例如暴露的TSV)。如上所述，暴露的通孔可以提供到其它封装和半导体装置的直接连接。图13A-13D 示出了具有不同配置的暴露通孔的MCP。例如，图13A示出MCP 800A，其具有中介层 802或其它半导体装置。中介层802可以包含一或多个衬底804A-D。中介层802可以具 有第一表面808和与第一表面808相对的第二表面810。中介层802可以包含位于第一 表面808的第一组电触点812。在一些实施例中，中介层802包含位于第二表面810的 第二组电触点814。
为了测试MCP 800A的一或多个组件，中介层802可以包含位于第一表面808和第二表面810的一者或两者的一或多个测试焊盘818。中介层802还可以包含一或多个TSV820，其从第一表面808和第二表面810中的一者或两者突出。TSV 820可以包含从第二 表面810突出的暴露部分820A和延伸至中介层802的衬底的嵌入部分820B。TSV 820、 测试焊盘818，和/或触点814可以通过一或多个互连件824可操作地彼此耦合。互连件 824可以延伸穿过衬底804A-D中的一或多个。如上面关于其它实施例所解释的，TSV 820 的暴露部分820A可用于利用探针或其它测试机构进行测试，以确认MCP 800A内的一 或多个装置或系统的功能。
中介层802可用于将中介层的第一侧的第一半导体装置844连接到中介层802的相对侧的第二半导体装置845。例如，第一半导体装置844可以包含存储器堆叠846(例如， 高带宽存储器(HBM)堆叠)，其具有通过引线接合、TSV和/或其它电连接而彼此连接的 管芯堆叠848。通过柱连接850、焊球连接、引线接合和/或其它电连接，第一半导体装 置844可以可操作地连接到中介层802的触点812。
第二半导体装置845可以是，例如，控制器。第二半导体装置845可以包含控制器管芯852(例如，负与(NAND)控制器)。通过焊球连接854、柱连接、引线接合和/或其它 电连接，控制器管芯852可以可操作地连接到中介层802的触点814。第一半导体装置 844和第二半导体装置846中的一者或两者可以封装在封装剂860中。
在一些实施例中，如图13A所示，控制器(例如，第二半导体装置845)可以至少部分地被TSV 820的暴露部分820A包围。TSV 820的暴露部分820A可以突出于第二半 导体装置845的最低高度之外(例如，在垂直于第二表面810并远离第一半导体装置844 的方向上)，用于将MCP 800A连接到其它封装、装置、衬底和/或其它半导体装置或组 合件。TSV820的暴露部分820A可以使用例如上面关于图11A-11F描述的制造方法连 接到其它半导体装置组合件。将第二半导体装置/控制器845定位在TSV 820之间可以 减小组装和连接的系统所占用的总体积。下面描述的MCP 800A可以用作通用闪存(UFS) 存储器。
第一侧808上的测试焊盘818可以围绕第一半导体装置844的一或多个侧定位，用于通过探针或其它测试装置开放访问。这为MCP提供了有效测试，并且能够从进一步 的制造中尽早去除故障装置。在一些实施例中，TSV 820和测试焊盘818的相应位置是 相反的。例如，可以在中介层802的第二表面810上设置测试焊盘818，并且TSV 820 的暴露部分820A可以从中介层802的第一表面808突出。图13B示出了除一组TSV 820 的暴露部分820A(例如，图13B右边的组)从中介层802的第一表面808突出和另一组 TSV 820的暴露部分820A(例如，图13B左边的组)从中介层802的第二表面810突出 之外，与图13A的MCP 800A相同的MCP 800B的实例。类似地，在中介层802的第二 表面810上有一组测试焊盘818(例如，图13B右边的一组)，而在中介层802的第一表 面808上有另一组测试焊盘818(例如，图13B左边的一组)。
图13C-13D示出TSV 820的替代布置。例如，MCP 800A的TSV 820可以围绕第二 半导体装置845(例如，控制器)布置成直线阵列。在一些实施例中，至少一些TSV 820 布置成同心矩形或正方形。参考图13D，TSV 820的一些实施例可以在TSV 820的行和 列之间的一或多个间隙882围绕半导体装置845。TSV 820的其它布置也可用于将MCP 可操作地耦合到其它半导体装置或组合件。例如，TSV 820的阵列可以不完全包围第二 半导体装置845。
具有上述部件(例如，参考图1至13D)的半导体装置组合件中的任何一个可以结合到无数更大和/或更复杂的系统中的任何一个中，其代表性实例是如图14示意性地示出 的系统900。系统900可以包含处理器902、存储器904(例如，SRAM、DRAM、闪存和 /或其它存储装置)、输入/输出装置905，和/或其它子系统或组件908。上述半导体管芯 和半导体管芯组合件可以包含在图14所示的任何元件中。所得到的系统900可以被配 置成执行多种适当的计算、处理、存储、感测、成像和/或其它功能中的任何功能。因此， 系统900的代表性实例包含但不限于计算机和/或其它数据处理器，诸如台式计算机、膝 上型计算机、因特网装置、手持装置(例如，掌上型计算机、可穿戴计算机、蜂窝或移动 电话、个人数字助理、音乐播放器等)、平板电脑、多处理器系统、基于处理器或可编程 消费电子器件、网络计算机和微型电脑。系统900的其它代表性实例包含灯、照相机、 车辆等。关于这些和其它实例，系统900可以容纳在单个单元中，或者例如通过通信网 络分布在多个互连单元上。因此，系统900的组件可以包含本地和/或远程存储器存储装 置以及各种合适的计算机可读介质中的任何一种。
本技术的实施例的以上详细描述并非旨在穷举或将本技术限制于以上所公开的精 确形式。尽管以上出于说明性目的描述了本技术的特定实施例和实例，但是如相关领域的技术人员将认识到的，在本技术的范围内可以进行各种等效修改。例如，虽然以给定 的顺序呈现步骤，但是替代实施例可以以不同的顺序执行步骤。此外，在本文描述的各 种实施例也可以进行组合以提供进一步的实施例。本文提及的“一些实施例”、“一个实 施例”或类似的表述是指结合该实施例描述的特定特征、结构、操作或特性可以包括在 本技术的至少一个实施例中。因此，本文中此类短语或表述的出现不一定都指同一实施 例。
本技术的某些方面可以采取计算机可执行指令的形式，包含由控制器或其它数据处 理器执行的例程。在一些实施例中，控制器或其它数据处理器被专门编程、被配置和/或构造成执行这些计算机可执行指令中的一或多个。此外，本技术的一些方面可以采取 存储或分布在计算机可读介质上的数据(例如，非暂时性数据)的形式，所述计算机可读 介质包含磁或光可读和/或可移动计算机盘以及通过网络电子分布的介质。因此，本技术 的各方面所特有的数据结构和数据传输被包含在本技术的范围内。本技术还包含对计算 机可读介质编程以执行特定步骤和执行这些步骤的方法。
此外，除非明确限制“或”一词仅指与两个或两个以上项目的列表中的其它项目互斥的单个项目，否则在此列表中使用“或”应被解释为包含(a)列表中的任何单个项目， (b)列表中的所有项目，或(c)列表中的项目的任何组合。在上下文允许的情况下，单数或 复数术语也可以分别包含复数或单数术语。另外，术语“包括”在全文中用于表示至少 包含所述部件(一或多个)，使得不排除任何更多数量的相同部件和/或附加类型的其它部 件。此外，虽然已经在那些实施例的上下文中描述了与本技术的某些实施例相关联的优 点，但是其它实施例也可以表现出此类优点，并且并非所有实施例都需要表现出此类优 点以属于本技术的范围内。因此，本公开和相关联技术可以包含在此未明确示出或描述 的其它实施例。
机译： 高密度柱互连转换与堆叠到基板连接
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