具有中介层桥的层叠封装

摘要

具有中介层桥的层叠封装。一种层叠封装包括设置在封装基板上的下半导体芯片、包括通孔的中介层桥以及上半导体芯片。上半导体芯片具有彼此相反的第一边缘和第二边缘。上半导体芯片包括位于第一边缘和第二边缘之间的第一区域、第三区域和连接区域。上半导体芯片还包括将设置在第一区域和第三区域上的多个焊盘彼此连接的再分布层图案。再分布层图案延伸到连接区域上。

说明书

技术领域

本公开的实施方式总体上涉及封装技术，更具体地，涉及具有中介层桥(interposer bridge)的层叠封装。

背景技术

最近，已开发出用于将多个半导体芯片纳入单个封装中的技术，以提供具有大容量存储器的快速半导体封装。例如，多个半导体芯片可二维地设置在同一平面上，以提供具有平面层叠结构的单个半导体封装。平面层叠结构可导致半导体封装的平面面积和尺寸的增加。因此，很多努力集中于在有限的平面面积中三维地层叠多个半导体芯片以减小半导体封装的尺寸。即，已提出了用于垂直地层叠多个半导体芯片的先进技术，以提供紧凑的半导体封装。

发明内容

根据实施方式，一种层叠封装包括：下半导体芯片，其设置在封装基板上；中介层桥，其设置在封装基板上以与下半导体芯片间隔开并且被配置为包括通孔；以及上半导体芯片，其设置在下半导体芯片上以延伸到中介层桥上并且通过通孔电连接到封装基板。上半导体芯片包括彼此相反的第一边缘和第二边缘、位于第一边缘和第二边缘之间的第一区域、位于第一区域和第一边缘之间的第二区域、位于第一区域和第二边缘之间的第三区域、与通孔交叠的第一连接区域、设置在第一区域上的第一电源焊盘和第一信号焊盘、设置在第二区域上的第二电源焊盘、设置在第三区域上的第三电源焊盘、连接到第一信号焊盘以延伸到第一连接区域上的第一再分布层图案以及将第一电源焊盘、第二电源焊盘和第三电源焊盘彼此连接并且延伸到第一连接区域上的第二再分布层图案。第二再分布层图案包括从第三区域延伸以到达第一区域的第一延伸部。第一延伸部的宽度大于第一再分布层图案的宽度。

根据另一实施方式，一种层叠封装包括：下半导体芯片，其设置在封装基板上；中介层桥，其设置在封装基板上以与下半导体芯片间隔开并且被配置为包括通孔；以及上半导体芯片，其设置在下半导体芯片上以延伸到中介层桥上并且通过所述通孔电连接到封装基板。上半导体芯片包括：彼此相反的第一边缘和第二边缘；位于第一边缘和第二边缘之间的第一区域；位于第一区域和第一边缘之间的第二区域；位于第一区域和第二边缘之间的第三区域；与所述通孔交叠的连接区域；第一再分布层图案，其从第一区域穿过第二区域延伸到连接区域上；以及第二再分布层图案，其被配置为从第三区域穿过第一区域和第二区域延伸到连接区域上，并且被配置为长度大于第一再分布层图案的长度。第二再分布层图案的至少一部分的宽度大于第一再分布层图案的宽度。

根据另一实施方式，一种层叠封装包括：下半导体芯片，其设置在封装基板上；中介层桥，其设置在封装基板上以与下半导体芯片间隔开并且包括通孔；以及上半导体芯片，其设置在下半导体芯片上以延伸到中介层桥上并且通过所述通孔电连接到封装基板。上半导体芯片可包括：彼此相反的第一边缘和第二边缘；位于第一边缘和第二边缘之间的第一区域；位于第一区域和第二边缘之间的第三区域；与所述通孔交叠的第一连接区域；从第一区域延伸到连接区域上的第一再分布层图案；以及第二再分布层图案，其被配置为从第三区域穿过第一区域延伸到连接区域上。第二再分布层图案的至少一部分的宽度可大于第一再分布层图案的宽度。

附图说明

图1是示出根据实施方式的层叠封装的横截面图。

图2是示出图1所示的层叠封装的中介层桥的平面图。

图3是示出图1的层叠封装中所包括的上半导体芯片的芯片焊盘阵列的平面图。

图4是示出图1的层叠封装中所包括的上半导体芯片的再分布层图案阵列的平面图。

图5是图4的一部分的放大图。

图6是示出图1的层叠封装中所包括的上半导体芯片的单元矩阵区域的平面图。

图7是示出图1的层叠封装中所包括的下半导体芯片的再分布层图案和芯片焊盘的阵列M4的平面图。

图8是示出图1所示的层叠封装的信号通道的横截面图。

图9是示出根据另一实施方式的层叠封装的横截面图。

图10是示出采用包括根据实施方式的层叠封装中的至少一个的存储卡的电子系统的框图。

图11是示出包括根据实施方式的层叠封装中的至少一个的另一电子系统的框图。

具体实施方式

本文所使用的术语可对应于考虑其在实施方式中的功能而选择的词语，术语的含义可被解释为根据实施方式所属领域的普通技术人员而不同。如果详细定义，则可根据定义来解释术语。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有实施方式所属领域的普通技术人员通常理解的相同含义。

将理解，尽管本文中可使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分，而非用于仅限定元件本身或意指特定顺序。

还将理解，当元件或层被称为在另一元件或层“上”、“上方”、“下面”、“下方”或“外侧”时，该元件或层可与另一元件或层直接接触，或者可存在中间元件或层。用于描述元件或层之间的关系的其它词语应该以类似的方式解释(例如，“在...之间”与“直接在...之间”或者“相邻”与“直接相邻”)。

诸如“在...之下”、“在...下面”、“下”、“上面”、“上”、“顶部”、“底部”等的空间相对术语可用于描述元件和/或特征与另一元件和/或特征的关系(例如，如图中所示)。将理解，除了附图中所描绘的取向之外，空间相对术语旨在涵盖装置在使用和/或操作中的不同取向。例如，当附图中的装置翻转时，被描述为在其它元件或特征下面和/或之下的元件将被取向为在其它元件或特征上面。装置可按照其它方式取向(旋转90度或处于其它取向)，并且相应地解释本文中所使用的空间相对描述符。

层叠封装可对应于半导体封装，并且半导体封装可包括诸如半导体芯片或半导体管芯的电子器件。半导体芯片或半导体管芯可通过使用划片工艺将诸如晶圆的半导体基板分离成多片来获得。半导体芯片可对应于存储器芯片、逻辑芯片或专用集成电路(ASIC)芯片。存储器芯片可包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、NAND型闪存电路、NOR型闪存电路、磁随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。半导体封装可用在诸如移动电话的通信系统、与生物技术或保健关联的电子系统或可穿戴电子系统中。半导体封装可适用于物联网(IoT)。

贯穿说明书，相同的标号表示相同的元件。即使标号未参照一幅图提及或描述，该标号也可参照另一幅图提及或描述。另外，即使标号未在一幅图中示出，其也可参照另一幅图提及或描述。

图1是示出根据实施方式的层叠封装10的横截面图。

参照图1，层叠封装10可被配置为包括封装基板100、下半导体芯片200、上半导体芯片300和中介层桥400。另外，可设置模制层500以保护下半导体芯片200、上半导体芯片300和中介层桥400。可通过在封装基板100上形成包封材料以覆盖下半导体芯片200、上半导体芯片300和中介层桥400来提供模制层500。模制层500可包括环氧模塑料(EMC)材料。

封装基板100可具有彼此相反的第一表面101和第二表面102。下半导体芯片200、上半导体芯片300和中介层桥400可设置在封装基板100的第一表面101上，并且用于将层叠封装10连接到外部装置的外连接器190可设置在封装基板100的第二表面102上。外连接器190可以是诸如焊球的连接构件。封装基板100可以是用于将下半导体芯片200和上半导体芯片300电连接到外部电子系统或外部模块的互连构件。封装基板100可以是例如印刷电路板(PCB)。

下半导体芯片200可以是诸如DRAM芯片的存储器半导体芯片。上半导体芯片300可以是诸如DRAM芯片的存储器半导体芯片。上半导体芯片300可以是功能与下半导体芯片200的功能不同的半导体芯片。另选地，下半导体芯片200和上半导体芯片300可具有相同的功能。下半导体芯片200和上半导体芯片300可以是具有相同配置的半导体芯片。

下半导体芯片200可设置在封装基板100的第一表面101上。中介层桥400可设置在封装基板100的第一表面101上以与下半导体芯片200横向间隔开特定距离。上半导体芯片300可被设置为与下半导体芯片200和中介层桥400垂直交叠。上半导体芯片300可层叠在下半导体芯片200上以相对于下半导体芯片200横向偏移，使得上半导体芯片300的一部分与下半导体芯片200垂直交叠。上半导体芯片300可延伸到中介层桥400上，使得上半导体芯片300的另一部分与中介层桥400垂直交叠。

图2是示出图1所示的层叠封装10的中介层桥400的平面图。

参照图1和图2，中介层桥400可被配置为包括硅基板410和通孔420。通孔420可对应于在垂直方向上基本上穿透硅基板410的硅通孔(TSV)。通孔420可形成为包括诸如铜(Cu)的导电材料。由于通孔420对应于TSV，所以可使设置在具有有限平面面积的硅基板410中的通孔420的数量最大化。例如，通孔420可形成为包括几十至几百个通孔。为了增加设置在硅基板410中的通孔420的数量，通孔420可被排列成与硅基板410的长度方向平行的至少两列。

中介层桥400可对应于将上半导体芯片300电连接到封装基板100的互连构件。上半导体芯片300可通过中介层桥400的通孔420电连接到封装基板100。中介层桥400还可充当将上半导体芯片300与下半导体芯片200一起支撑的支撑构件。中介层桥400可按照包括设置有通孔420的硅基板410的芯片形式或管芯形式提供。中介层桥400可通过第三连接器630联接到封装基板100。第三连接器630可以是具有凸块形式的连接构件。可通过将凸块附接到中介层桥400的通孔420并通过将凸块结合到封装基板100来将中介层桥400结合到封装基板100。

图3是示出图1的层叠封装10中所包括的上半导体芯片300的芯片焊盘的阵列M1的平面图。

参照图1和图3，上半导体芯片300可包括彼此相反的第一边缘301和第二边缘302。上半导体芯片300还可包括由第一边缘301和第二边缘302限定的表面303。上半导体芯片300的表面303可包括第一区域311、第二区域312、第三区域313和第一连接区域314。第一区域311、第二区域312、第三区域313和第一连接区域314可被设定为彼此间隔开的单独区域。

上半导体芯片300的第一区域311可位于第一边缘301和第二边缘302之间。上半导体芯片300的第一区域311可位于与第一边缘301和第二边缘302间隔开相同的距离的中央位置。当上半导体芯片300是存储器芯片时，上半导体芯片300的第一区域311可被定义为设置有存储器芯片的外围电路的外围区域。

上半导体芯片300的第二区域312可位于第一区域311和第一边缘301之间。上半导体芯片300的第二区域312可被设置为与第一区域311和第一边缘301间隔开。第二区域312和第一边缘301之间的距离可小于第二区域312和第一区域311之间的距离。

上半导体芯片300的第三区域313可位于第一区域311和第二边缘302之间。上半导体芯片300的第三区域313可被设置为与第一区域311和第二边缘302间隔开。第三区域313和第二边缘302之间的距离可小于第三区域313和第一区域311之间的距离。上半导体芯片300的第三区域313可位于第一区域311的与第二区域312相反的一侧。

上半导体芯片300可包括设置在表面303上的芯片焊盘，并且设置在表面303上的芯片焊盘可充当用于将上半导体芯片300电连接到另一元件的连接端子。芯片焊盘可设置在全部的第一区域311、第二区域312和第三区域313上。设置在表面303上的芯片焊盘可包括用于将电源电压施加到上半导体芯片300的电源焊盘、用于将各种信号发送到上半导体芯片300的信号焊盘以及用于将接地电压施加到上半导体芯片300的接地焊盘。

芯片焊盘的第一电源焊盘321可设置在上半导体芯片300的第一区域311上。第一电源焊盘321可沿着第一区域311的长度方向排列。在图3的平面图中，第一区域311的长度方向可基本上垂直于从第一边缘301朝着第二边缘302延伸的线。其它第一电源焊盘321S可沿着第一区域311的长度方向另外排列在第一区域311中。在这种情况下，第一电源焊盘321可排列在与第一区域311的长度方向平行的第一行中，其它第一电源焊盘321S可排列在与第一行间隔开并且平行的第二行中。

芯片焊盘的第一接地焊盘331可设置在上半导体芯片300的第一区域311上。第一接地焊盘331可沿着第一区域311的长度方向排列。其它第一接地焊盘331S可沿着第一区域311的长度方向另外排列在第一区域311中。在这种情况下，第一接地焊盘331可排列在与第一区域311的长度方向平行的第一行中，其它第一接地焊盘331S可排列在与第一行间隔开并且平行的第二行中。

芯片焊盘的第一信号焊盘341可设置在上半导体芯片300的第一区域311上。第一信号焊盘341可沿着第一区域311的长度方向排列。其它第一信号焊盘341S可沿着第一区域311的长度方向另外排列在第一区域311中。在这种情况下，第一信号焊盘341可排列在与第一区域311的长度方向平行的第一行中，其它第一信号焊盘341S可排列在与第一行间隔开并且平行的第二行中。

第一电源焊盘321、第一信号焊盘341和第一接地焊盘331可按照第一电源焊盘321、第一信号焊盘341和第一接地焊盘331的顺序沿着第一区域311的长度方向重复地排列。各个第一电源焊盘321可设置在沿着第一区域311的长度方向排列的两个相邻的第一信号焊盘341之间。各个第一接地焊盘331可设置在沿着第一区域311的长度方向排列的两个相邻的第一信号焊盘341之间。

在沿着第一区域311的长度方向彼此相邻设置的第一电源焊盘321、第一信号焊盘341和第一接地焊盘331中，第一接地焊盘331可设置在第一信号焊盘341的与第一电源焊盘321相反的一侧。在沿着第一区域311的长度方向彼此相邻设置的第一电源焊盘321、第一信号焊盘341和第一接地焊盘331中，第一电源焊盘321和第一接地焊盘331可分别设置在第一信号焊盘341的两侧。因此，由于第一电源焊盘321、第一信号焊盘341和第一接地焊盘331沿着第一区域311的长度方向彼此相邻设置，所以数据信号、电源电压信号和接地电压信号之间的路由距离可减小，以改进上半导体芯片300的操作速度。

芯片焊盘的第二电源焊盘322可设置在上半导体芯片300的第二区域312上。第二电源焊盘322可沿着第二区域312的长度方向排列。在图3的平面图中，第二区域312的长度方向可基本上垂直于从第一边缘301朝着第二边缘302延伸的线。

第二接地焊盘332也可设置在上半导体芯片300的第二区域312上。第二接地焊盘332可沿着第二区域312的长度方向排列。

芯片焊盘的第三电源焊盘323可设置在上半导体芯片300的第三区域313上。第三电源焊盘323可沿着第三区域313的长度方向排列。在图3的平面图中，第三区域313的长度方向可基本上垂直于从第一边缘301朝着第二边缘302延伸的线。

第三接地焊盘333也可设置在上半导体芯片300的第三区域313上。第三接地焊盘333可沿着第三区域313的长度方向排列。

第一连接区域314可被定义为上半导体芯片300的表面303的部分。上半导体芯片300的第一连接区域314可以是中介层桥400的通孔420连接至的区域。上半导体芯片300的第一连接区域314可以是与中介层桥400的通孔420交叠的区域。由于中介层桥400的通孔420连接到上半导体芯片300的连接区域314，所以上半导体芯片300可层叠在下半导体芯片200上以相对于下半导体芯片200横向偏移，使得上半导体芯片300的一部分(包括连接区域314)从下半导体芯片200的侧表面横向突出。上半导体芯片300的第一区域311和第三区域313可与下半导体芯片200交叠。

上半导体芯片300的第一连接区域314可被设置为与第一区域311间隔开，使得第一连接区域314和第一边缘301之间的距离小于第一连接区域314和第一区域311之间的距离。上半导体芯片300的第一连接区域314可被设置为与第一边缘301相邻，使得第一连接区域314和第一边缘301之间的距离小于第一连接区域314和第二区域312之间的距离。尽管图中未示出，上半导体芯片300的第一连接区域314可被设置为与第二区域312交叠。

图4是示出图1的层叠封装10中所包括的上半导体芯片300的再分布层图案阵列M2的平面图。图5是图4的一部分的放大图。

参照图1、图4和图5，上半导体芯片300可包括设置在表面303上的再分布层图案。再分布层图案可以是用于将芯片焊盘电延伸到第一连接区域314上的导电图案。

再分布层图案中的第一再分布层图案350可连接到第一信号焊盘341，并且可延伸到第一连接区域314上。第一再分布层图案350可以是从第一区域311延伸穿过第二区域312以到达第一连接区域314的导电图案。

再分布层图案中的第二再分布层图案360可以是将第一电源焊盘321、第二电源焊盘322和第三电源焊盘323彼此连接并且延伸到第一连接区域314上的导电图案。第二再分布层图案360可以是从第三区域313延伸穿过第一区域311和第二区域312以到达第一连接区域314的导电图案。因此，长度L1的第二再分布层图案360可比长度L2的第一再分布层图案350长。第二再分布层图案360可以是延伸以将设置在相应的第一区域311、第二区域312和第三区域313上的第一电源焊盘321、第二电源焊盘322和第三电源焊盘323彼此连接的导电图案。

再分布层图案中的第三再分布层图案370可以是将第一接地焊盘331、第二接地焊盘332和第三接地焊盘333彼此连接并且延伸到第一连接区域314上的导电图案。第三再分布层图案370可以是从第三区域313延伸穿过第一区域311和第二区域312以到达第一连接区域314的导电图案。因此，第三再分布层图案370可比第一再分布层图案350长。

各个第二再分布层图案360可包括从第三区域313延伸以到达第一区域311的第一延伸部361。第二再分布层图案360的第一延伸部361可覆盖第三电源焊盘323中的至少一个，并且可电连接到所述至少一个第三电源焊盘323。各个第二再分布层图案360还可包括从第一区域311穿过第二区域312延伸到第一连接区域314上的第二延伸部362。第二再分布层图案360的第二延伸部362可覆盖第二电源焊盘322中的至少一个，并且可电连接到所述至少一个第二电源焊盘322。

第二再分布层图案360的第二延伸部362可包括位于第一连接区域314中的第一接触区域362-1。各个第二再分布层图案360的第二延伸部362的第一接触区域362-1可对应于第一内连接器610之一所结合至的部分。第一内连接器610可以是凸块。第一内连接器610可设置在上半导体芯片300的第一连接区域314与通孔420之间，以将中介层桥400的通孔420电连接到第二延伸部362的第一接触区域362-1。

各个第二再分布层图案360还可包括将第二延伸部362之一连接到第一延伸部361之一的第三延伸部363。第二再分布层图案360的第一延伸部361和第二延伸部362的宽度W1、W2可大于第三延伸部363的宽度W3。第三延伸部363可以是宽度W3小于第一延伸部361和第二延伸部362的宽度W1、W2的导电线。各个第二再分布层图案360还可包括与设置在第一区域311上的第一电源焊盘321之一交叠的第一交叠部364，并且第一交叠部364的宽度W4可大于第三延伸部363的宽度W3以完全覆盖第一电源焊盘321。

各个第一再分布层图案350可包括覆盖设置在第一区域311上的第一信号焊盘341之一的第二交叠部354。各个第一再分布层图案350还可包括设置在第一接触区域314上的第二接触焊盘352。第二接触焊盘352可结合至第一内连接器610之一。各个第一再分布层图案350还可包括将第二接触焊盘352连接到第二交叠部354的延伸部351。

第二再分布层图案360可延伸以比第一再分布层图案350长。第二再分布层图案360可从第一连接区域314延伸以到达第三区域313，从而具有相对高的电阻值和相对高的阻抗值。各个第二再分布层图案360的至少一部分可形成为比第一再分布层图案350宽。例如，第二再分布层图案360的第一延伸部361和第二延伸部362可形成为比第一再分布层图案350的延伸部351的宽度W8宽。因此，由于第二再分布层图案360的第一延伸部361和第二延伸部362的存在，第二再分布层图案360的电阻值和阻抗值可减小。因此，第二再分布层图案360的第一延伸部361和第二延伸部362可抵消或抑制第二再分布层图案360的电阻值和阻抗值由于第二再分布层图案360的较长长度而增加。结果，第二再分布层图案360的第一延伸部361和第二延伸部362可提供改进电力输送网络的效果。

各个第三再分布层图案370可包括从第三区域313延伸以到达第一区域311的第五延伸部371。第三再分布层图案370的第五延伸部371可覆盖第三接地焊盘333中的至少一个，并且可电连接到所述至少一个第三接地焊盘333。各个第三再分布层图案370还可包括从第一区域311穿过第二区域312延伸到第一连接区域314上的第六延伸部372。第三再分布层图案370的第六延伸部372可覆盖第二接地焊盘332中的至少一个，并且可电连接到所述至少一个第二接地焊盘332。

第三再分布层图案370的第六延伸部372可包括位于第一连接区域314中的第三接触区域372-1。各个第三再分布层图案370的第六延伸部372的第三接触区域372-1可对应于第一内连接器610之一所结合至的部分。

各个第三再分布层图案370还可包括将第六延伸部372之一连接到第五延伸部371之一的第七延伸部373。第三再分布层图案370的第五延伸部371和第六延伸部372的宽度W5、W6可大于第七延伸部373的宽度W7。

各个第三再分布层图案370的至少一部分可形成为比第一再分布层图案350宽。例如，第三再分布层图案370的第五延伸部371和第六延伸部372可形成为比第一再分布层图案350的延伸部351宽。

如上所述，第三再分布层图案370可形成为具有与第二再分布层图案360基本上相同的形状。在彼此相邻的第一再分布层图案350、第二再分布层图案360和第三再分布层图案370中，第三再分布层图案370可设置在第一再分布层图案350的与第二再分布层图案360相反的一侧。

再参照图1，上半导体芯片300还可包括第一介电层391和第二介电层392，其覆盖与上半导体芯片300的芯片主体300B的表面对应的表面303。可设置第一介电层391以保护芯片主体300B的表面303。第二介电层392可覆盖再分布层图案(图4的350、360和370)以将再分布层图案彼此电绝缘。

上半导体芯片300可通过第一内连接器610联接到中介层桥400的通孔420。上半导体芯片300的第一连接区域314可比第二边缘302更靠近第一边缘301，并且可联接到第一内连接器610。因此，上半导体芯片300的与第二边缘302相邻的部分可由第一支撑凸块640支撑。

第一支撑凸块640可设置在下半导体芯片200和上半导体芯片300之间以平衡上半导体芯片300并防止上半导体芯片300倾斜。第一支撑凸块640可以是与第一内连接器610基本上相同的导电凸块。另选地，第一支撑凸块640不必由导电材料形成。因此，第一支撑凸块640可以是由绝缘材料(例如，聚合物材料或树脂材料)形成的绝缘凸块或绝缘球。第一支撑凸块640可结合到上半导体芯片300的第二介电层392的表面。

图6是示出图1的层叠封装10中所包括的上半导体芯片300的单元矩阵区域阵列M3的平面图。

参照图1、图4、图5和图6，第一核心区域316可设置在上半导体芯片300的第一区域311和第一边缘301之间，第二核心区域317可设置在上半导体芯片300的第一区域311和第二边缘302之间。当上半导体芯片300是存储器芯片时，第一核心区域316和第二核心区域317中的每一个可以是排列有存储器单元319的区域。上半导体芯片300的第一区域311可以是设置有用于控制存储器单元319的外围电路的外围区域。第一核心区域316和第二核心区域317中的每一个可以是设置有多个单元矩阵区域318的区域。单元矩阵区域318可对应于存储体(memory bank)。图6所示的布局可仅是上半导体芯片300的示例。通常，16个存储体可排列成一行，并且在第一核心区域中可设置32个存储体。设置在单元矩阵区域318中的各个存储器单元319可包括晶体管和电容器。

设置在上半导体芯片300的第一区域311上的第一电源焊盘321可被设置为向位于与第一区域311相邻设置的第一单元矩阵区域318-1中的第一存储器单元319-1施加电源电压。设置在上半导体芯片300的第二区域312上的第二电源焊盘322可被设置为向位于设置在第二区域312和第一边缘301之间的第二单元矩阵区域318-2中的第二存储器单元319-2施加电源电压。

由于第二存储器单元319-2从位于第二区域312中的第二电源焊盘322接收电源电压，所以与第二存储器单元319-2从位于第一区域311中的第一电源焊盘321接收电源电压的情况相比，第二电源焊盘322和第二存储器单元319-2之间的电源线两端的电压降可减小。即，由于第二存储器单元319-2从位于第一单元矩阵区域318-1和第二单元矩阵区域318-2之间的第二区域312中的第二电源焊盘322接收电源电压，所以可使施加到第二存储器单元319-2的电源电压最大化。

如参照图3所描述的，除了与外围区域对应的第一区域311之外，即使在第二区域312和第三区域313中，第二电源焊盘322和第三电源焊盘323也可均匀地设置。因此，可使施加到上半导体芯片300的所有存储器单元319的电源电压的电平最大化。

图7是示出图1的层叠封装10中所包括的下半导体芯片200的再分布层图案和芯片焊盘的阵列M4的平面图。

参照图1和图7，下半导体芯片200可包括布局基本上与上半导体芯片300的再分布层图案和芯片焊盘相同的再分布层图案和芯片焊盘。下半导体芯片200可具有彼此相反的第三边缘201和第四边缘202，并且可具有由第三边缘201和第四边缘202限定的表面203。

下半导体芯片200的表面203可包括第四区域211、第五区域212、第六区域213和第二连接区域214。第四区域211、第五区域212、第六区域213和第二连接区域214可被设定为彼此间隔开的单独区域。下半导体芯片200的第四区域211可位于第三边缘201和第四边缘202之间。位于下半导体芯片200的第三边缘201和第四边缘202之间的中央区域的第四区域211可以是存储器芯片的外围区域。下半导体芯片200的第五区域212可位于第四区域211和第三边缘201之间。下半导体芯片200的第六区域213可位于第四区域211和第四边缘202之间。第二连接区域214和第三边缘201之间的距离可小于第二连接区域214和第五区域212之间的距离。

第四电源焊盘221和第二信号焊盘241可设置在下半导体芯片200的第四区域211上。第五电源焊盘222可设置在下半导体芯片200的第五区域212上。第六电源焊盘223可设置在下半导体芯片200的第六区域213上。

第四再分布层图案250可连接到第二信号焊盘241，并且可延伸到第二连接区域214上。第四再分布层图案250可具有与上半导体芯片(图4的300)的第一再分布层图案(图4的350)基本上相同的形状，并且可按照与第一再分布层图案350相同的方式排列。

第五再分布层图案260可被设置为将第四电源焊盘221、第五电源焊盘222和第六电源焊盘223彼此连接并且延伸到第二连接区域214上。第五再分布层图案260可具有与上半导体芯片(图4的300)的第二再分布层图案(图4的360)基本上相同的形状，并且可按照与第二再分布层图案360相同的方式排列。图7所示的图案的阵列M4的布局可与图4所示的阵列M2旋转180度的布局基本上相同。即，如果图4所示的阵列M2的布局旋转180度，使得阵列M2的布局的参考角C1位于图7所示的阵列M4的布局的参考角C2处，则图4所示的阵列M2的旋转的布局可与图7所示的阵列M4的布局基本上相同。

第五再分布层图案260的第四延伸部263的宽度W9可大于第四再分布层图案250的宽度W10。第五再分布层图案260的第四延伸部263可以是从第六区域213延伸以到达第四区域211的导电图案。

接地焊盘230也可设置在第四区域211、第五区域212和第六区域213上。第六再分布层图案270可被设置为将位于第四区域211、第五区域212和第六区域213中的接地焊盘230彼此连接，并且延伸到第二连接区域214上。第六再分布层图案270可具有与上半导体芯片(图4的300)的第三再分布层图案(图4的370)基本上相同的形状，并且可按照与第三再分布层图案370相同的方式排列。

再参照图1，第二内连接器620可设置在下半导体芯片200和封装基板100之间以与下半导体芯片200的第二连接区域214交叠。第二内连接器620可以是将下半导体芯片200电连接到封装基板100的连接构件。第二内连接器620可由与第一内连接器610相同的导电凸块形成。

第二内连接器620可被设置为与下半导体芯片200的第三边缘201所相邻的第二连接区域214交叠。第二支撑凸块650可另外设置在下半导体芯片200的一部分与封装基板100之间，以平衡下半导体芯片200并防止下半导体芯片200倾斜。第二支撑凸块650可被设置为比第二内连接器620更靠近下半导体芯片200的第四边缘202。即，下半导体芯片200的第四边缘202与第二支撑凸块650之间的距离可小于下半导体芯片200的第四边缘202与第二内连接器620之间的距离。类似于第一支撑凸块640，第二支撑凸块650可以是诸如绝缘凸块的虚设凸块。

图8是示出图1所示的层叠封装10的信号通道的横截面图。

参照图8，层叠封装10的上半导体芯片300可通过第一信号通道与外部装置(未示出)通信，该第一信号通道包括第一再分布层图案350、中介层桥400和封装基板100的第一外连接器190-1。层叠封装10的下半导体芯片200可通过第二信号通道与外部装置通信，该第二信号通道包括第四再分布层图案250和封装基板100的第二外连接器190-2。第一外连接器190-1和第二外连接器190-2可构成被独立地施加有电信号的外连接器190。上半导体芯片300和下半导体芯片200可通过独立地起作用的第一信号通道和第二信号通道来与外部装置通信。

图9是示出根据另一实施方式的层叠封装20的横截面图。在图9中，与图1中所用相同的标号表示相同的元件。

参照图9，层叠封装20可被配置为包括依次层叠在封装基板100上的下半导体芯片1200和上半导体芯片300。上半导体芯片300可被配置为包括图1和图4所示的第二再分布层图案360。除了根据实施方式的层叠封装(图1的10)的下半导体芯片(图1的200)之外，下半导体芯片1200可能不包括诸如第五再分布层图案(图1的260)的任何再分布层图案。因此，将下半导体芯片1200电连接到封装基板100的第四内连接器1620可直接连接或结合到下半导体芯片1200的芯片焊盘1220。下半导体芯片1200的芯片焊盘1220可设置在全部的第一区域1211、第二区域1212和第三区域1213上。

图10是示出包括采用根据实施方式的层叠封装中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据实施方式的层叠封装中的至少一个。

存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求，读出所存储的数据或者存储数据。

图11是示出包括根据实施方式的层叠封装中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出单元8712和存储器8713。控制器8711、输入/输出单元8712和存储器8713可通过提供数据移动的路径的总线8715来彼此联接。

在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的层叠封装中的至少一个。输入/输出单元8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的数据和/或命令等。

存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。

电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线或无线型。例如，接口8714可包括天线或者有线或无线收发器。

电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。

如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。

如上所述结合一些实施方式公开了构思。本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，本说明书中所公开的实施方式不应从限制性角度考虑，而是应从例示性角度考虑。构思的范围不限于以上描述，而是由所附权利要求限定，等同范围内的所有不同特征应被解释为被包括在内。

相关申请的交叉引用

本申请要求2019年11月11日提交的韩国申请No.10-2019-0143816的优先权，其整体通过引用并入本文。