一种D触发器、非线性相位检测器和数据恢复电路

摘要

本申请公开了一种D触发器、非线性相位检测器和数据恢复电路，该D触发器包括依次连接的电流模锁存器、敏感放大器和RS锁存器；电流模锁存器低电平有效；电流模锁存器的正相输入端、反相输入端分别作为D触发器的正相输入端、反相输入端；RS锁存器的正相输出端、反相输出端分别作为D触发器的正相输出端、反相输出端；电流模锁存器的时钟输入端与敏感放大器的时钟输入端连接，作为D触发器的时钟输入端。本申请结合利用电流模锁存器以及SAFF来构建D触发器，使得电路不仅具有电流模逻辑电路的高输入灵敏度和高抑制比等优点，而且还兼具了SAFF的低功耗和输出信号全摆幅的特性，有效提高了灵敏度和精确度，进而提高了产品的经济效益。

说明书

技术领域

本申请涉及数据串并接口传输技术领域，特别涉及一种D触发器、非线性相位检测器和数据恢复电路。

背景技术

D触发器在超高速电路设计中具有重要应用，特别是在bang-bang相位检测器中。

参考图1，图1为现有技术中采用的一种D触发器的结构示意图。图1所示的具体是一种主从结构的、基于电流模(Current Mode Logic)的D触发器，简称CML DFF，它由两个高速的锁存器组成，LACH-L是低电平有效的锁存器，LACH-H是高电平有效的锁存器。该电路负载小，因此需要输出大的驱动电流才能达到理想的输出幅度大小，因而功耗很大。

参考图2，图2为现有技术中采用的另一种D触发器的结构示意图。图2所示的具体是一种基于敏感放大器(Sense Amplifier)的D触发器，简称SAFF，它由敏感放大器和RS锁存器两部分构成，由敏感放大器根据时钟与数据的关系产生一个低电平的脉宽，进而触发RS锁存器。图2所示的D触发器虽然具有速度快、输入数据无需满摆幅、输出数据满摆幅等优点，但是，其在采集边沿信息的时候会出现严重误判的情况，特别是在高温情况下的低电压SS工艺角下更为明显，进而令时钟采集数据的采样点偏移中心点，增加误码率。

鉴于此，提供一种解决上述技术问题的方案，已经是本领域技术人员所亟需关注的。

发明内容

本申请的目的在于提供一种D触发器、非线性相位检测器和数据恢复电路，以便在实现低功耗的同时也有效提高灵敏度和精确度。

为解决上述技术问题，第一方面，本申请公开了一种D触发器，包括依次连接的电流模锁存器、敏感放大器和RS锁存器；所述电流模锁存器低电平有效；

所述电流模锁存器的正相输入端、反相输入端分别作为所述D触发器的正相输入端、反相输入端；所述RS锁存器的正相输出端、反相输出端分别作为所述D触发器的正相输出端、反相输出端；所述电流模锁存器的时钟输入端与所述敏感放大器的时钟输入端连接，作为所述D触发器的时钟输入端。

可选地，所述电流模锁存器包括第一电阻、第二电阻、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和电流源；

所述第一电阻的第一端和所述第二电阻的第一端与电源连接；所述第一电阻的第二端、所述第一NMOS管的第一端、所述第三NMOS管的栅极、所述第四NMOS管的第一端均相互连接；所述第二电阻的第二端、所述第二NMOS管的第一端、所述第三NMOS管的第一端、所述第四NMOS管的栅极均相互连接；所述第一NMOS管的第二端、所述第二NMOS管的第二端、所述第五NMOS管的第一端均相互连接；所述第三NMOS管的第二端、所述第四NMOS管的第二端、所述第六NMOS管的第一端均相互连接；所述第五NMOS管的第二端、所述第六NMOS管的第二端均与所述电流源的输入端连接，所述电流源的输出端接地；

所述第一NMOS管的栅极作为所述电流模锁存器的正相输入端；所述第二NMOS管的栅极作为所述电流模锁存器的反相输入端；所述第五NMOS管的栅极作为所述电流模锁存器的时钟输入端。

可选地，所述敏感放大器包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管和第十二NMOS管；

所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管的第一端均与电源连接；所述第一PMOS管的第二端、所述第二PMOS管的第二端、所述第三PMOS管的栅极、所述第五PMOS管的第二端、所述第七NMOS管的第一端、所述第八NMOS管的栅极均相互连接；所述第二PMOS管的栅极、所述第五PMOS管的第一端、所述第三PMOS管的第二端、所述第四PMOS管的第二端、所述第七NMOS管的栅极、所述第八NMOS管的第一端均相互连接；所述第七NMOS管的第二端、所述第九NMOS管的第一端、所述第十NMOS管的第一端均相互连接；所述第八NMOS管的第二端、所述第九NMOS管的第二端、所述第十一NMOS管的第一端均相互连接；所述第十NMOS管的第二端、所述第十一NMOS管的第二端、所述第十二NMOS管的第一端均相互连接；所述第十二NMOS管的第二端接地；

所述第十NMOS管的栅极作为所述敏感放大器的正相输入端；所述第十一NMOS管的栅极作为所述敏感放大器的反相输入端；所述第一PMOS管的栅极、所述第四PMOS管的栅极、所述第五PMOS管的栅极均相互连接，作为所述敏感放大器的时钟输入端。

第二方面，本申请公开了一种非线性相位检测器，包括如上所述的任一种D触发器。

可选地，包括四个所述D触发器和两个异或门；

第一D触发器的正相输入端与第三D触发器的正相输入端连接，并作为所述非线性相位检测器的正相输入端；所述第一D触发器的正相输出端分别与第二D触发器的正相输入端和第一异或门的第一输入端连接；所述第二D触发器的正相输出端与第二异或门的第一输出端连接；所述第三D触发器的正相输出端与第四D触发器的正相输入端连接；所述第四D触发器的输出端分别与所述第一异或门的第二输入端和所述第二异或门的第二输入端连接；各个所述D触发器的时钟输入端均相互连接，作为所述非线性相位检测器的时钟输入端。

第三方面，本申请公开了一种数据恢复电路，包括如上所述的任一种非线性相位检测器。

本申请所提供的D触发器包括依次连接的电流模锁存器、敏感放大器和RS锁存器；所述电流模锁存器低电平有效；所述电流模锁存器的正相输入端、反相输入端分别作为所述D触发器的正相输入端、反相输入端；所述RS锁存器的正相输出端、反相输出端分别作为所述D触发器的正相输出端、反相输出端；所述电流模锁存器的时钟输入端与所述敏感放大器的时钟输入端连接，作为所述D触发器的时钟输入端。

可见，本申请结合利用电流模锁存器以及SAFF来构建D触发器，使得电路不仅具有电流模逻辑电路的高输入灵敏度和高抑制比等优点，而且还兼具了SAFF的低功耗和输出信号全摆幅的特性，从而不仅无需在电路输出端设置CML逻辑到CMOS逻辑的转化电路，实现节省电路面积和功耗的目的，而且还有效提高了电路的灵敏度和精确度，进而提高了产品的经济效益。本申请所提供的非线性相位检测器及数据恢复电路同样具有上述有益效果。

附图说明

为了更清楚地说明现有技术和本申请实施例中的技术方案，下面将对现有技术和本申请实施例描述中需要使用的附图作简要的介绍。当然，下面有关本申请实施例的附图描述的仅仅是本申请中的一部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图，所获得的其他附图也属于本申请的保护范围。

图1为现有技术中的一种D触发器的结构示意图；

图2为现有技术中的另一种D触发器的结构示意图；

图3为本申请实施例公开的一种D触发器的结构示意图；

图4为本申请实施例公开的一种电流模锁存器的电路结构图；

图5为本申请实施例公开的一种敏感放大器的电路结构图；

图6为本申请实施例公开的一种非线性相位检测器的工作原理图；

图7为SAFF采样数据边沿的一种信号时序图；

图8为SAFF采样数据边沿时的另一种信号时序图

图9为本申请公开的D触发器在采样数据边沿的一种信号时序图；

图10为本申请实施例公开的一种非线性相位检测器的结构示意图；

图11为基于SAFF的数据恢复电路的眼图；

图12为本申请实施例提供的数据恢复电路的眼图。

具体实施方式

本申请的核心在于提供一种D触发器、非线性相位检测器和数据恢复电路，以便在实现低功耗的同时也有效提高灵敏度和精确度。

为了对本申请实施例中的技术方案进行更加清楚、完整地描述，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行介绍。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

当前，D触发器在电路设计特别是超高速电路设计中具有重要应用。现有技术中采用的一种基于电流模的主从结构的D触发器(CML DFF)，由低电平有效和高电平有效的两个锁存器构成。由于该电路负载小，因此需要输出大的驱动电流才能达到理想的输出幅度大小，功耗较大。现有技术中采用的另一种基于敏感放大器的D触发器(SAFF)由敏感放大器和RS锁存器两部分构成。由于该电路在采集边沿信息的时候会出现严重误判，特别是在高温情况下的低电压SS工艺角下，因此会令时钟采集数据的采样点偏移中心点，增加误码率。鉴于此，本申请提供了一种D触发器，可有效解决上述问题。

参见图3所示，本申请实施例公开了一种D触发器，主要包括依次连接的电流模锁存器、敏感放大器和RS锁存器；电流模锁存器低电平有效；

电流模锁存器的正相输入端、反相输入端分别作为D触发器的正相输入端、反相输入端；RS锁存器的正相输出端、反相输出端分别作为D触发器的正相输出端、反相输出端；电流模锁存器的时钟输入端与敏感放大器的时钟输入端连接，作为D触发器的时钟输入端。

需要指出的是，本申请实施例所提供的D触发器，具体是结合利用电流模锁存器，以及基于敏感放大器的D触发器即SAFF来实现的，因此其兼具了电流模逻辑电路与SAFF的优势，并规避了两者的劣势。

具体的，本申请实施例所提供的D触发器，通过在SAFF的前面设置了一个低电平有效的电流模锁存器，因而具有了电流模逻辑电路的高输入灵敏度、准确度以及和对电源电压噪声的高抑制比等优点，较为适合于高速数据的传输。同时，本申请实施例所提供的D触发器还兼具了SAFF的低功耗和输出信号全摆幅的特性，因此无需再在电路输出端设置CML逻辑到CMOS逻辑的转化电路，可以有效节省电路面积和大量功耗。

本申请实施例所提供的D触发器包括依次连接的电流模锁存器、敏感放大器和RS锁存器；电流模锁存器低电平有效；电流模锁存器的正相输入端、反相输入端分别作为D触发器的正相输入端、反相输入端；RS锁存器的正相输出端、反相输出端分别作为D触发器的正相输出端、反相输出端；电流模锁存器的时钟输入端与敏感放大器的时钟输入端连接，作为D触发器的时钟输入端。

可见，本申请结合利用电流模锁存器以及SAFF来构建D触发器，使得电路不仅具有电流模逻辑电路的高输入灵敏度和高抑制比等优点，而且还兼具了SAFF的低功耗和输出信号全摆幅的特性，从而不仅无需在电路输出端设置CML逻辑到CMOS逻辑的转化电路，实现节省电路面积和功耗的目的，而且还有效提高了电路的灵敏度和精确度，进而提高了产品的经济效益。

在上述内容的基础上，进一步地，参见图4所示，本申请实施例公开了一种电流模锁存器，主要包括第一电阻R1、第二电阻R2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6和电流源Iss；

第一电阻R1的第一端和第二电阻R2的第一端与电源连接；第一电阻R1的第二端、第一NMOS管N1的第一端、第三NMOS管N3的栅极、第四NMOS管N4的第一端均相互连接；第二电阻R2的第二端、第二NMOS管N2的第一端、第三NMOS管N3的第一端、第四NMOS管N4的栅极均相互连接；第一NMOS管N1的第二端、第二NMOS管N2的第二端、第五NMOS管N5的第一端均相互连接；第三NMOS管N3的第二端、第四NMOS管N4的第二端、第六NMOS管N6的第一端均相互连接；第五NMOS管N5的第二端、第六NMOS管N6的第二端均与电流源Iss的输入端连接，电流源Iss的输出端接地；

第一NMOS管N1的栅极作为电流模锁存器的正相输入端；第二NMOS管N2的栅极作为电流模锁存器的反相输入端；第五NMOS管N5的栅极作为电流模锁存器的时钟输入端。

在上述内容的基础上，进一步地，参见图5所示，图5为本申请实施例公开的一种敏感放大器的电路结构图；主要包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11和第十二NMOS管N12；

第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4的第一端均与电源连接；第一PMOS管P1的第二端、第二PMOS管P2的第二端、第三PMOS管P3的栅极、第五PMOS管P5的第二端、第七NMOS管N7的第一端、第八NMOS管N8的栅极均相互连接；第二PMOS管P2的栅极、第五PMOS管P5的第一端、第三PMOS管P3的第二端、第四PMOS管P4的第二端、第七NMOS管N7的栅极、第八NMOS管N8的第一端均相互连接；第七NMOS管N7的第二端、第九NMOS管N9的第一端、第十NMOS管N10的第一端均相互连接；第八NMOS管N8的第二端、第九NMOS管N9的第二端、第十一NMOS管N11的第一端均相互连接；第十NMOS管N10的第二端、第十一NMOS管N11的第二端、第十二NMOS管N12的第一端均相互连接；第十二NMOS管N12的第二端接地；

第十NMOS管N10的栅极作为敏感放大器的正相输入端；第十一NMOS管N11的栅极作为敏感放大器的反相输入端；第一PMOS管P1的栅极、第四PMOS管P4的栅极、第五PMOS管P5的栅极均相互连接，作为敏感放大器的时钟输入端。

下面，本申请将具体结合非线性相位检测器(bang-bang相位检测器)的基本工作原理来进行说明。请参考图6，图6为本申请实施例公开的一种非线性相位检测器的工作原理图。

其中，S1，S3是被CK采样到的数据信息，S2是被CK采样到的边沿的信息。如果S2与S3相异，说明CK滞后，bang-bang相位检测器将产生UP信号；如果S1与S2相异，说明CK超前，bang-bang相位检测器将产生DN信号。从上述的工作原理可以看出，S2是边沿的信息，在时钟采样S2的过程中，数据同时也会发生变化。

请参考图7和图8，图7为SAFF采样数据边沿的一种信号时序图；图8为SAFF采样数据边沿时的另一种信号时序图。

图7所示的实际上是时钟超前的情况，CK的采样点S2对应的输入数据D为0，即，采样点S2靠近且在输入数据D从0变成1的跳变时刻之前。敏感放大器中的节点Rb会放电，节点Rb的电压从电源VDD向0变化，保持时间非常短暂，导致节点Rb的放电不充放，在输入数据D从0到1的跳变到来的时刻，没有把第七NMOS管N7完全关闭，导致输入数据D变成1的时刻，节点Sb会放电，最终Sb＝0，令得到的结果是与实际不符的“S2＝1”，即发生误判。实际上，对于图7所示的时钟超前的情况，应该通过环路响应将时钟信号向右移动；但由于产生误判，S1＝1，S2＝1，S3＝0，S2与S3相异，非线性相位检测器将得出UP＝1，认定时钟是滞后的，进而导致系统会继续把时钟信号向左移动，从而产生更大的偏差。

图8所示的实际上也是时钟超前的情况，当CK的采样点S2对应的输入数据D为1，即，采样点S2靠近且在输入数据D从1变成0的跳变时刻之前。敏感放大器的节点Sb会放电，节点Sb的电压从电源VDD向0变化，保持时间非常短暂导致节点Sb的放电不充放，在输入数据D从1到0的跳变到来的时刻，没有把第八NMOS管N8完全关闭，导致在输入数据D变成0的时刻节点Rb会放电，最终Rb＝0，令得到的结果是与实际不符的“S2＝0”，即发生误判。实际上，对于图8所示的时钟超前的情况，，应该通过环路响应将时钟信号向右移动；但由于产生误判，S1＝0，S2＝0，S3＝1，S2与S3相异，非线性相位检测器将得出UP＝1，认定时钟是滞后的，进而导致系统会继续把时钟信号向左移动，从而产生更大的偏差。

由此可见，SAFF在采集边沿数据的会出现严重误判，这种情况尤其是在低电压、SS工艺角、高温的情况下更加严重和频繁。因此，若直接将SAFF应用于非线性相位检测器，将会导致实际的采样点相对于中心位置处的最佳采样点严重向左偏移。

鉴于此，本申请所提供的D触发器在SAFF的前端设置了电流模锁存器。通过上述分析内容可知，SAFF的时钟在采集边沿信息时，出现上述问题的关键原因在于保持时间太短，导致输出节点Sb和Rb在还没完全放电到能够关闭对应的NMOS管时，输入数据D就已经发生变化，进而产生误判。为此，本申请利用设置在前端的高速电流模锁存器来有效延长保持时间，从而有效提高灵敏度和准确度，实现消除误判的目的。

具体地，请参考图9，图9为本申请公开的D触发器在采样数据边沿的一种信号时序图。在图9是一个时钟采集边沿的时序图中，在CK为0的时候，电流模锁存器传输数据，一旦为高的时候，就锁住数据，并保持半个UI的时间。随后SAFF再采集这个数据。由于被电流模锁存器锁存的数据会保持半个UI，因而SAFF有足够的保持时间来采集数据。

进一步地，本申请还公开了一种非线性相位检测器，包括如上所述的任一种D触发器。

基于本申请所提供的D触发器而实现的非线性相位检测器，通过结合利用电流模锁存器以及SAFF，使得电路不仅具有电流模逻辑电路的高输入灵敏度和高抑制比等优点，而且还兼具了SAFF的低功耗和输出信号全摆幅的特性，从而不仅无需在电路输出端设置CML逻辑到CMOS逻辑的转化电路，实现节省电路面积和功耗的目的，而且还有效提高了电路的灵敏度和精确度，解决采样边沿信号时发生误判的问题，进而提高了产品的经济效益。

关于上述非线性相位检测器的具体内容，可参考前述关于D触发器的详细介绍，这里就不再赘述。

在一个具体实施例中，参见图10所示，本申请公开了一种非线性相位检测器；主要包括四个D触发器和两个异或门；

第一D触发器DFF1的正相输入端与第三D触发器DFF3的正相输入端连接，并作为非线性相位检测器的正相输入端；第一D触发器DFF1的正相输出端分别与第二D触发器DFF2的正相输入端和第一异或门xor1的第一输入端连接；第二D触发器DFF2的正相输出端与第二异或门xor2的第一输出端连接；第三D触发器DFF3的正相输出端与第四D触发器DFF4的正相输入端连接；第四D触发器DFF4的输出端分别与第一异或门xor1的第二输入端和第二异或门xor2的第二输入端连接；各个D触发器的时钟输入端均相互连接，作为非线性相位检测器的时钟输入端。

具体地，非线性相位检测器因其具有结构简单、速度快、易数字化等优点，在电路设计中得到了非常广泛的应用。本实施例提供的全速率的非线性相位检测器，主要由四个D触发器和两个异或门组成，其中，由于四个D触发器的功耗占了整个非线性相位检测器的绝大部分功耗，因此，采用本申请所提供的D触发器以降低D触发器的功耗，可进而有效解决非线性相位检测器的功耗问题。

进一步地，本申请还公开了一种数据恢复电路，包括如上所述的任一种非线性相位检测器。

具体地，在超高速的数据恢复电路里面，相位检测器工作在数据恢复环路中速度最快的部分，通常会消耗整个数据恢复环路功耗的50％到70％。因此，通过采用本申请所提供的低功耗非线性相位检测器，可有效降低超高速数据恢复电路的整体功耗，并同时解决信号偏移、误码率高的问题。

参见图11和图12，图11为基于SAFF的数据恢复电路的眼图，图12为本申请实施例提供的数据恢复电路的眼图。图11中，输入数据为5.94Gb/s，采用0.13um CMOS、SS工艺角，电源电压为1.08V，温度为125度，可以看出，其采样点发生向左的明显偏移。图12中，同样地，输入数据为5.94Gb/s，采用0.13um CMOS、SS工艺角，电源电压为1.08V，温度为125度，但是，可以看出，采样点无明显偏移，基本上位于数据的中心位置。

由此可见，基于本申请提供的非线性相位检测器而实现的数据恢复电路，不仅可减少功耗和芯片面积，而且还可解决采样边沿信号时发生误判的问题。

关于上述数据恢复电路的具体内容，可参考前述关于D触发器的详细介绍，这里就不再赘述。

本申请中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的设备而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

还需说明的是，在本申请文件中，诸如“第一”和“第二”之类的关系术语，仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。此外，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请的保护范围内。