一种针对双端口SRAM输入输出延时优化的方法

摘要

本发明公开了一种针对双端口SRAM输入输出延时优化的方法，包括：确定目标双端口SRAM的读、写时钟输入端以及数据输出端口；对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器使得读、写时钟输入端延迟一致，或者对目标双端口SRAM的每个数据输出端口插入输出缓冲器使得所有数据输出端口的负载大小相同。本发明对SRAM读写时钟端口进行最大化公共时钟路径长度处理；在SRAM输出端口增加输出缓冲器保证所有数据输出端口的负载大小一样，避免了由于读写时钟端口之间延迟偏差导致的恢复时间的问题，以及时钟输入到输出端口延时较大问题带来的电路性能损失。