可编程逻辑电路模块级仿真配码自动生成的方法及系统

摘要

本公开提供了一种可编程逻辑电路模块级仿真验证配码自动生成的方法，包括：对FPGA的底层电路结构进行解析，分别建立底层电路的配置寻址模型，并结合FPGA的各层次、各模块之间的信号连接关系和SRAM配置位信息，建立起各相应模块级配码模型；通过指定的需要进行仿真配码的路径，确定子模块级电路的输入端口和输出端口；通过确定的输入和输出端口，定位确定所需配通的路径，再根据模块级配码模型，找到所需配通的SRAM位，并通过约定好的输出格式输出SRAM配置码流。本公开能有效提高FPGA芯片本身仿真验证工作效率，可扩展性强，排错简易，能明显减小FPGA芯片本身的设计验证时间周期。