在基于处理器的系统中将功率轨选择性耦合到存储器域

摘要

本发明揭示在基于处理器的系统中将功率轨选择性耦合到存储器域以便减少或避免在逻辑域中提供既定去耦电容的需要。为了避免或减少在逻辑域中提供额外既定去耦电容以减缓逻辑功率轨上的电压下降，提供功率轨选择电路。所述功率轨选择电路配置成在逻辑功率轨可满足存储器阵列的最小操作电压时将存储器域耦合到所述逻辑功率轨。所述存储器阵列的所述额外固有去耦电容耦合到所述逻辑功率轨。然而，如果所述逻辑功率轨的所述操作电压在所述逻辑域不需要较高操作功能性时按比例缩小到低于所述存储器阵列的所述最小操作电压，那么所述功率轨选择电路配置成将所述存储器域耦合到单独的存储器功率轨。

说明书

优先权申请

本申请案请求2015年4月15日申请且标题为“在基于微处理器的系统中将功率轨选择性耦合到存储器域以减小逻辑域中的既定去耦电容(SELECTIVE COUPLING OF POWERRAIL(S)TO MEMORY DOMAIN(S)IN A MICROPROCESSOR-BASED SYSTEM TO REDUCEINTENTIONAL DECOUPLING CAPACITANCE IN LOGIC DOMAIN(S))”的美国临时专利申请案第62/147,862号的优先权，所述临时专利申请案以全文引用的方式并入本文中。

本申请案还请求2016年3月31日申请且标题为“在基于处理器的系统中将功率轨选择性耦合到存储器域(SELECTIVE COUPLING OF POWER RAILS TO A MEMORY DOMAIN(S)IN A PROCESSOR-BASED SYSTEM)”的美国专利申请案第15/087,377号的优先权，所述申请案以全文引用的方式并入本文中。

技术领域

本发明的技术大体上涉及采用多个电压域的基于处理器的系统。

背景技术

电路的设计越来越考虑到功率节省。对于电池供电的便携式电子装置，尤其是这种情况。常见实例包含移动电话和膝上型计算机和其它。增加的功率消耗不合需要地导致较快的电池耗尽更快和较短的电池寿命。根据有功功率方程式P＝CV²f，节省功率的一个方法是降低电路的操作频率。然而，减小操作频率导致较低的电路性能(即，速度)。节省功率的另一方法是降低操作电压，因为通常对于操作电压的给定减小，有功功率以平方方式减小。然而，降低电路中的操作电压降低速度性能，这可能也是不合需要的。此外，电路的某些单元或组件可具有最小操作电压，低于所述最小操作电压其将不会进行操作来读取及写入数据以及保持资料。

为了解决性能与功率消耗之间的权衡，正越来越多地在电路中提供多个操作电压域(“电压域”)。提供通过多个电压域的电路路径以将不同操作电压提供到电路的不同组件。提供多个电压域允许较低电压域将功率提供到不需要最小电压电平的组件从而节省功率。具有用于存储器操作功能性的最小操作电压或提供不能牺牲性能的关键路径的组件可由较高电压域供电。提供多个电压域还允许较低电压域按比例缩小以在功率节省模式期间节省功率，或按比例增大以提供增加的性能(即，超性能)，而不影响处于较高电压域中的组件的操作。

就此而言，图1是示范性的基于处理器的系统100的框图。逻辑功率轨102L和存储器功率轨102M设置在基于处理器的系统100中。设置逻辑功率轨102L以将逻辑功率104从逻辑电源提供到基于处理器的系统100中的逻辑域108中的逻辑块106(1)至106(M)，其中‘M’表示所需逻辑块106的任何数目。设置存储器功率轨102M以将存储器功率110从存储器电源提供到存储器域114中的存储器阵列112(1)至112(N)，其中‘N’表示所需存储器阵列112的任何数目。可设置功率开关116(1)至116(M)以控制将相应逻辑块106(1)至106(M)耦合到逻辑功率轨102L。还可以设置功率开关118(1)至118(N)以控制将相应存储器阵列112(1)至112(N)耦合到存储器功率轨102M。设置单独的逻辑和存储器功率轨102L、102M以在基于处理器的系统100中提供两个(2个)单独电压域，这是因为可能需要在较低功率模式期间按比例缩小(即，降低)及/或骤降逻辑功率轨102L的电压。如果存储器阵列112(1)至112(N)通过逻辑功率轨102L供电，那么逻辑功率轨102L的电压仅可降低到在存储器阵列112(1)至112(N)中保持存储器所需的最小操作电压。存储器阵列的最小操作电压通常高于逻辑电路。

然而，通过在图1中的基于处理器的系统100中设置单独的逻辑功率轨102L和存储器功率轨102M，存在于存储器阵列112(1)至112(N)的固有去耦电容并未耦合到逻辑功率轨102L。因此，在损害面积及泄漏功率的情况下，可需要将额外既定去耦电容添加到逻辑块106(1)至106(M)，以缓解或避免在逻辑功率轨102L上发生由逻辑块106(1)至106(M)的瞬变电流汲取事件引起的电压下降。

发明内容

详细描述中所揭示的方面包含在基于处理器的系统中将功率轨选择性耦合到存储器域以便减少或避免在逻辑域中提供既定去耦电容的需要。就此而言，在一个示范性方面中，提供耦合到逻辑电源的单独逻辑功率轨和耦合到存储器电源的存储器功率轨。这允许逻辑域中的逻辑电路分别由存储器域中的存储器阵列供电。逻辑功率轨的电压可在较低功率模式期间按比例缩小(即，降低)及/或骤降到低于存储器域中的数据保持所需的最小操作电压。设置功率轨选择电路以用于将功率提供到存储器域。然而，功率轨选择电路经配置成在逻辑功率轨可满足存储器域的最小操作电压时将存储器域耦合到逻辑功率轨以将功率供应到存储器阵列。以此方式，作为一非限制性实例，存储器阵列的额外固有去耦电容在逻辑电源的较高功率模式期间耦合到逻辑功率轨。

然而，如果逻辑功率轨的操作电压例如在逻辑域不需要较高性能操作时低于(例如，按比例缩小到)存储器域的最小操作电压，那么功率轨选择电路配置成将存储器功率轨耦合到存储器域，以将处于或高于存储器域的最小操作电压的功率供应到存储器域。在此情境下，作为一实例，逻辑域可通过供应低于存储器域的最小操作电压的功率的逻辑电源在降低性能模式下工作，从而减少将存储器阵列的额外固有去耦电容耦合到逻辑功率轨的需要。

就此而言，在一个示范性方面中，提供用于基于处理器的系统的功率轨选择电路。功率轨选择电路包括耦合到逻辑功率轨的逻辑功率输入端，所述逻辑功率轨配置成从配置成将逻辑功率提供到逻辑域的逻辑电源接收逻辑功率。功率轨选择电路还包括耦合到存储器功率轨的存储器功率输入端，所述存储器功率轨配置成从存储器电源接收存储器功率。功率轨选择电路还包括耦合到阵列功率轨的阵列功率输出端，所述阵列功率轨耦合到存储器域中的至少一个存储器阵列。功率轨选择电路还包括控制电路。响应于逻辑功率轨处的操作电压处于或高于存储器域的最小操作电压，控制电路配置成将逻辑功率输入端耦合阵列功率输出端以将逻辑功率轨耦合到阵列功率轨。响应于逻辑功率轨处的操作电压低于存储器域的最小操作电压，控制电路还配置成将存储器功率输入端耦合到阵列功率输出端，以将存储器功率轨耦合到阵列功率轨。

在另一示范性方面中，提供用于基于处理器的系统的功率轨选择电路。功率轨选择电路包括用于耦合到逻辑功率轨的装置，所述逻辑功率轨配置成从逻辑电源接收功率。功率轨选择电路还包括用于耦合到存储器功率轨的装置，所述存储器功率轨配置成从存储器电源接收功率。功率轨选择电路还包括用于耦合到阵列功率轨的装置，所述阵列功率轨耦合到存储器域中的至少一个存储器阵列。功率轨选择电路还包括用于将所述用于耦合到逻辑功率轨的装置耦合到所述用于耦合到阵列功率轨的装置的装置，其配置成响应于逻辑功率轨处的操作电压处于或高于存储器域的最小操作电压而将逻辑功率轨耦合到阵列功率轨。功率轨选择电路还包括用于将所述用于耦合到存储器功率轨的装置耦合到所述用于耦合到阵列功率轨的装置的装置，其配置成响应于逻辑功率轨处的操作电压低于存储器域的最小操作电压而将存储器功率轨耦合到阵列功率轨。

在另一示范性方面中，提供一种用于在基于处理器的系统中将逻辑功率轨和存储器功率轨选择性地耦合到与至少一个存储器阵列耦合的阵列功率轨，以用于将来自逻辑功率轨或存储器功率轨的功率耦合到至少一个存储器阵列的方法。所述方法包括经由逻辑功率轨接收来自逻辑电源的逻辑功率。所述方法还包括经由存储器功率轨接收来自存储器电源的存储器功率。所述方法还包括响应于逻辑功率轨处的操作电压处于或高于存储器域的最小操作电压，将逻辑功率轨耦合到与存储器域中的至少一个存储器阵列耦合的阵列功率轨以将所接收到的逻辑功率提供到阵列功率轨。所述方法还包括响应于逻辑功率轨处的操作电压低于存储器域的最小操作电压，将存储器功率轨耦合到与存储器域中的至少一个存储器阵列耦合的阵列功率轨以将所接收到的存储器功率提供到阵列功率轨。

在另一示范性方面中，提供一种用于基于处理器的系统的功率轨控制系统。功率轨控制系统包括功率轨控制电路。功率轨控制电路配置成响应于从逻辑电源接收逻辑功率且将所接收到的逻辑功率提供到逻辑域的逻辑功率轨处的操作电压低于存储器域的最小操作电压而产生指示存储器功率轨启用状态的存储器功率轨启用信号。功率轨控制电路还配置成响应于逻辑功率轨处的操作电压处于或高于存储器域的最小操作电压而产生逻辑功率轨启用信号，所述逻辑功率轨启用信号指示逻辑功率轨启用状态。功率轨控制系统还包括功率轨选择电路。功率轨选择电路配置成响应于指示逻辑功率轨启用状态的逻辑功率轨启用信号而将从逻辑电源接收逻辑功率的逻辑功率轨耦合到与存储器域中的至少一个存储器阵列耦合的阵列功率轨，以将逻辑功率提供到至少一个存储器阵列。功率轨选择电路还配置成响应于指示存储器功率轨启用状态的存储器功率轨启用信号而将从存储器电源接收存储器功率的存储器功率轨耦合到与存储器域中的至少一个存储器阵列耦合的阵列功率轨，以将存储器功率提供到至少一个存储器阵列。

附图说明

图1是包含用于为逻辑域和存储器域提供单独电压域的多个功率轨的示范性的基于处理器的系统的框图；

图2是示范性的基于处理器的系统的框图，所述基于处理器的系统包含用于将功率提供到逻辑域和存储器域的多个功率轨以及功率轨选择电路，所述功率轨选择电路经配置成响应于逻辑功率轨处的操作电压分别低于、处于或高于存储器域的最小操作电压而选择逻辑功率轨或存储器功率轨来将功率提供到存储器域；

图3是说明用于基于逻辑功率轨处的操作电压的电压电平将功率提供到图2中的基于处理器的系统中的存储器域的示范性功率轨选择的表；

图4是说明图2中的基于处理器的系统中的功率轨选择电路响应于逻辑功率轨处的操作电压分别低于、处于或高于存储器域的最小操作电压而选择逻辑功率轨或存储器功率轨来将功率提供到存储器域的示范性过程的流程图；

图5是可提供在图2中的基于处理器的系统中以用于在同时通断方案中选择将耦合到存储器域的逻辑功率轨或存储器功率轨的示范性功率轨选择电路的示意图；

图6A是说明图5中的功率轨选择电路在同时通断方案中将耦合到存储器域的阵列功率轨从逻辑功率轨切换到存储器功率轨的示范性顺序的表；

图6B是说明图5中的功率轨选择电路在同时通断方案中将耦合到存储器域的阵列功率轨从存储器功率轨切换到逻辑功率轨的示范性顺序的表；

图7是可提供在图2中的基于处理器的系统中以用于在先通后断方案中选择将耦合到存储器域的逻辑功率轨或存储器功率轨的另一示范性功率轨选择电路的示意图；

图8A是说明图7中的功率轨选择电路在先通后断方案中将耦合到存储器域的阵列功率轨从逻辑功率轨切换到存储器功率轨的示范性顺序的表；

图8B是说明图7中的功率轨选择电路在先通后断方案中将耦合到存储器域的阵列功率轨从存储器功率轨切换到逻辑功率轨的示范性顺序的表；

图9是可设置在图2中的基于处理器的系统中的另一示范性功率轨选择电路的示意图，所述功率轨选择电路以阵列功率多路复用器的形式设置以在同时通断方案中选择用于将功率提供到存储器域的逻辑功率轨或存储器功率轨；

图10A是说明图9中的功率轨选择电路在同时通断方案中将耦合到存储器域的阵列功率轨从逻辑功率轨切换到存储器功率轨的示范性顺序的表；

图10B是说明图9中的功率轨选择电路在同时通断方案中将耦合到存储器域的阵列功率轨从存储器功率轨切换到逻辑功率轨的示范性顺序的表；

图11是根据本文中所揭示的方面中的任一者的示范性基于处理器的系统的框图，所述示范性基于处理器的系统可包含图2中选择性地将功率轨选择电路或存储器功率轨耦合存储器域的基于处理器的系统。

具体实施方式

现参考各图，描述本公开的数个示范性方面。词语“示范性”在本文中用于意指“充当实例、例子或说明”。本文中描述为“示范性”的任何方面不必解释为比其它方面优选或有利。

图2是包含逻辑功率轨202L和单独存储器功率轨202M的示范性的基于处理器的系统200的框图。基于处理器的系统200可提供在集成电路(IC)中，包含但不限于片上系统(SoC)203。逻辑功率轨202L经配置成从逻辑电源206L接收逻辑功率204L。存储器功率轨202M经配置成从与逻辑电源206L分离的存储器电源206M接收存储器功率204M。逻辑功率轨202L经配置成将逻辑功率204L从逻辑电源206L提供到逻辑域210中的一或多个逻辑块208(1)至208(M)，其中‘M’可以是逻辑块208的任何数目。逻辑块208(1)至208(M)含有提供用于基于处理器的系统200的逻辑操作的同步和/或异步电路。设置一或多个功率开关211(1)至211(M)以控制逻辑功率轨202L与逻辑块208(1)至208(M)的耦合，从而将逻辑功率204L提供到逻辑块208(1)至208(M)。存储器功率轨202M经配置成将存储器功率204M从存储器电源206M提供到与逻辑功率轨202L和逻辑电源206L分离的存储器域214中的一或多个存储器阵列212(1)至212(N)。存储器电源206M经配置成在存储器功率204M中提供对于用于包含数据保持的存储器操作功能性的存储器阵列212(1)至212(N)足够的最小操作电压(例如0.8伏(V))。应注意，存储器阵列212(1)至212(N)的最小操作电压可以是比仅数据保持所需的最小电压高的电压(例如0.6V)。以此方式，逻辑电源206L可在基于处理器的系统200的较低功率模式期间按比例缩小(即，降低)及/或骤降到低于操作存储器域214中的存储器阵列212(1)至212(N)所需的最小操作电压，这是因为存储器阵列212(1)至212(N)分别通过耦合到单独存储器电源206M的存储器功率轨202M供电。举例来说，存储器阵列212(1)至212(N)的最小操作电压可以是3.0伏(V)，而逻辑电源206L中的骤降可以是低于3.0V的最小电压，例如1.0V，或甚至0.0V。

可能需要将存储器域214中的存储器阵列212(1)至212(N)耦合到逻辑功率轨202L，所述逻辑功率轨耦合到逻辑域210以避免或减少在逻辑域210中提供既定去耦电容的需要。此可缓解或避免在逻辑功率轨202L上发生电压下降，但是以额外面积及泄漏功率为代价。就此而言，继续参考图2，功率轨选择电路216设置在功率轨控制系统217中以控制对存储器域214中的存储器阵列212(1)至212(N)供电。功率轨选择电路216通过逻辑功率输入端218L和存储器功率输入端218M耦合到逻辑功率轨202L和存储器功率轨202M两者。功率轨选择电路216包含控制电路220，所述控制电路经配置成通过阵列功率输出端222将存储器域214耦合到逻辑功率轨202L或存储器功率轨202M。举例来说，当逻辑电源206L在较高逻辑功率模式期间以处于或高于存储器阵列212(1)至212(N)的最小操作电压的电压对逻辑功率轨202L提供逻辑功率204L时，作为响应，功率轨选择电路216中的控制电路220经配置成将逻辑功率输入端218L耦合到阵列功率输出端222以将逻辑功率轨202L耦合到存储器阵列212(1)至212(N)。在此实例中，功率轨控制电路224还设置在功率轨控制系统217中且耦合到逻辑功率轨202L，以确定逻辑功率204L的电压何时降到低于用于存储器域214中的存储器操作功能性(例如，读取和写入操作)的最小操作电压。功率轨控制电路224经配置成将指示逻辑功率204L的电压处于或高于存储器域214的最小操作电压的功率轨信号226提供到控制电路220。这使得控制电路220在逻辑功率轨202L上的逻辑功率204L是在处于或高于存储器阵列212(1)至212(N)的最小操作电压的电压下时将逻辑功率输入端218L耦合到阵列功率输出端222。以此方式，存储器阵列212(1)至212(N)由逻辑功率轨202L上的逻辑功率204L供电。在此个例中，存储器阵列212(1)至212(N)的额外固有去耦电容耦合到逻辑功率轨202L。将存储器阵列212(1)至212(N)的固有去耦电容耦合到逻辑功率轨202L可有助于缓解或避免在逻辑功率轨202L上发生电压下降。这可防止在逻辑域210中添加额外既定去耦电容的需要，以允许将逻辑功率204L供应到逻辑功率轨202L的逻辑电源206L以较低电源电压裕度操作。

然而，例如当逻辑域210不需要较高性能时，由逻辑电源206L提供到逻辑功率轨202L的逻辑功率204L的操作电压可降低或按比例缩小到低于存储器操作功能性所需的存储器阵列212(1)至212(N)的最小操作电压。就此而言，作为响应，功率轨选择电路216的控制电路220经配置成实际上将存储器域214中的存储器阵列212(1)至212(N)耦合到存储器功率轨202M，以用于将存储器功率204M供应到存储器阵列212(1)至212(N)。控制电路220接收指示逻辑功率204L的电压低于存储器域214的最小操作电压的功率轨信号226。作为响应，功率轨选择电路216将存储器功率输入端218M耦合到阵列功率输出端222以将存储器功率轨202M耦合到阵列功率轨202A。以此方式，当逻辑功率204L的操作电压低于存储器阵列212(1)至212(N)中的存储器操作功能性所需的最小操作电压时，存储器阵列212(1)至212(N)在逻辑域210的较低性能模式期间由通过存储器电源206M提供的存储器功率204M供电。当逻辑域210正在降低的性能模式下操作时，逻辑电源206L的功率递送电压裕度降低，从而减少将额外固有去耦电容耦合到逻辑功率轨202L的需要，以缓解或避免在逻辑功率轨202L上发生电压下降。

继续参考图2，应注意，响应于控制电路220接收到指示逻辑功率204L的电压处于或高于存储器域214的最小操作电压的功率轨信号226，功率轨选择电路216还配置成将存储器功率输入端218M与阵列功率输出端222去耦以将存储器功率轨202M与阵列功率轨202A去耦。以此方式，当逻辑电源206L供应处于或高于存储器域214的最小操作电压的逻辑功率204L时，功率轨选择电路216提供并非由来自存储器电源206M的存储器功率204M供电的存储器域214。同样，响应于控制电路220接收到指示逻辑功率204L的电压低于存储器域214的最小操作电压的功率轨信号226，功率轨选择电路216还配置成将逻辑功率输入端218L与阵列功率输出端222去耦以将逻辑功率轨202L与阵列功率轨202A去耦。以此方式，当逻辑电源206L供应低于存储器域214的最小操作电压的逻辑功率204L时，功率轨选择电路216提供并非由来自逻辑电源206L的逻辑功率204L供电的存储器域214。

总之，当逻辑功率204L处于或高于存储器阵列212(1)至212(N)的最小操作电压时(例如在较高逻辑性能模式下)，通过将存储器域214中的存储器阵列212(1)至212(N)耦合到逻辑功率轨202L，逻辑功率轨202L的功率递送电压裕度降低。当逻辑功率204L低于存储器阵列212(1)至212(N)的最小操作电压时(例如在较低逻辑性能模式下)，仅需要存储器电源206M将功率提供到足以为存储器阵列212(1)至212(N)供电的存储器功率轨202M，从而减小存储器电源206M所需的范围。这可带来存储器电源206M和存储器功率轨202M设计及实施方案的成本降低。

图3是说明由图2中用于基于提供到逻辑功率轨202L的逻辑功率204L的电压电平将功率提供到存储器域214的基于处理器的系统200中的功率轨选择电路216提供的示范性功率轨选择的表300。就此而言，图3中的表300假设存储器域214中的存储器操作功能性的最小操作电压是0.8伏(V)。因此，如表300中所展示，在此实例中，当逻辑功率轨202L处的逻辑功率204L的电压电平处于0.8V或高于0.8V时，功率轨控制电路224将功率轨信号226提供到功率轨选择电路216以指示逻辑功率轨202L处的逻辑功率204L的电压电平处于或高于存储器域214的最小操作电压。作为响应，功率轨选择电路216将存储器域214耦合到逻辑功率轨202L以将逻辑功率204L从逻辑功率轨202L上的逻辑电源206L提供到存储器阵列212(1)至212(N)。然而，在此实例中，当逻辑功率轨202L上的逻辑功率204L的操作电压下降到低于0.8V时，功率轨控制电路224将功率轨信号226提供到功率轨选择电路216以指示逻辑功率轨202L处的逻辑功率204L的电压电平低于存储器域214的最小操作电压。作为响应，功率轨选择电路216将存储器域214耦合到存储器功率轨202M以将存储器电源206M的存储器功率204M提供到存储器阵列212(1)至212(N)以供操作。

图4是说明图2的基于处理器的系统200中的功率轨选择电路216基于逻辑功率轨202L处的逻辑功率204L的操作电压选择将逻辑功率轨202L或存储器功率轨202M耦合到存储器域214的示范性过程400的流程图。就此而言，经由逻辑功率轨202L从逻辑电源206L接收逻辑功率204L(框402)。经由存储器功率轨202M从存储器电源206M接收存储器功率204M(框404)。响应于逻辑功率轨202L处的逻辑功率204L的操作电压处于或高于存储器域214的最小操作电压，功率轨选择电路216经配置成将逻辑功率轨202L耦合到阵列功率轨202A以利用逻辑功率204L对存储器域214供电(框406)。响应于逻辑功率轨202L处的逻辑功率204L的操作电压处于或高于存储器域214的最小操作电压，功率轨选择电路216还配置成将存储器功率轨202M与阵列功率轨202A去耦(框408)。然而，响应于逻辑功率轨202L处的逻辑功率204L的操作电压低于存储器域214的最小操作电压，功率轨选择电路216配置成将存储器功率轨202M耦合到阵列功率轨202A以利用存储器功率204M对存储器域214供电(框410)。响应于逻辑功率轨202L处的逻辑功率204L的操作电压低于存储器域214的最小操作电压，功率轨选择电路216还配置成将逻辑功率轨202L与阵列功率轨202A去耦(框412)。

图2中的基于处理器的系统200中的功率轨选择电路216可通过不同实施细节以不同的示范性方式实施。举例来说，图5是设置在基于处理器的系统200(1)中的示范性功率轨选择电路216(1)的示意图。在图2中的基于处理器的系统200与图5中的基于处理器的系统200(1)之间的共同元件以共同元件编号展示，且因此将不再描述。在此实例中，如下文将论述，功率轨选择电路216(1)配置成作为同时通断系统操作，意味着功率轨选择电路216(1)配置成在存储器功率轨202M或逻辑功率轨202L分别与阵列功率轨202A去耦时，同时(即，在同一时间或基本上同一时间)将逻辑功率轨202L或存储器功率轨202M耦合到阵列功率轨202A。以此方式，存储器域214中的存储器阵列212(1)至212(N)由来自逻辑功率轨202L的逻辑功率204L或来自存储器功率轨202M的存储器功率204M供电，如上文所论述。

就此而言，控制电路220(1)以阵列功率多路复用器(mux)500(1)的形式设置在功率轨选择电路216(1)中，所述控制电路包含逻辑功率选择电路502L和存储器功率选择电路502M。控制逻辑功率选择电路502L以选择性地将逻辑功率轨202L耦合到阵列功率轨202A，从而将逻辑功率204L提供到存储器域214中的存储器阵列212(1)至212(N)。控制存储器功率选择电路502M以选择性地将存储器功率轨202M耦合到阵列功率轨202A，从而将存储器功率204M提供到存储器域214中的存储器阵列212(1)至212(N)。在此实例中，如下文更详细论述，逻辑功率选择电路502L以逻辑功率开关504L的形式设置，其经配置成受到控制以选择性地将逻辑功率轨202L耦合到阵列功率轨202A。同样在此实例中，存储器功率选择电路502M以存储器功率开关504M的形式设置，其经配置成受到控制以选择性地将存储器功率轨202M耦合到阵列功率轨202A。

继续参考图5，此实例中的逻辑功率开关504L由在此实例中以P型场效晶体管(PFET)的形式设置的第一逻辑功率晶体管506(1)和第二逻辑功率晶体管506(2)(以下称作PFET 506(1)、506(2))组成。PFET 506(1)、506(2)在此实例中配置在通过门装置中。PFET506(1)由逻辑功率轨启用信号508L控制以将耦合到逻辑功率输入端218L(1)的逻辑功率轨202L耦合到阵列功率轨202A，所述阵列功率轨耦合到较低的第一逻辑阻抗路径518L中的阵列功率输出端222(1)。大小可设定成比PFET 506(1)小得多(例如，小100倍)的PFET 506(2)由来自选择控制电路512(1)的逻辑接通信号510L(1)控制，以将逻辑功率轨202L耦合到第二逻辑阻抗路径518H中的阵列功率轨202A。当阵列功率轨202A通过第一逻辑功率阻抗路径518L与逻辑功率轨202L去耦时，设置第二逻辑阻抗路径518H允许逻辑功率轨启用信号508L在功率轨转变期间将来自逻辑功率轨202L的足以用于数据保持的功率提供到存储器阵列212(1)至212(N)。较小PFET 506(2)提供从逻辑功率轨202L到阵列功率轨202A的第二逻辑功率阻抗路径518H，其阻抗高于由PFET 506(1)提供的第一逻辑功率阻抗路径518L以减小电流汲取。这避免或限制可从逻辑功率轨202L流动到存储器功率轨202M或可从存储器功率轨202M流动到逻辑功率轨202L的跨导电流。当第二逻辑功率阻抗路径518H将逻辑功率轨202L耦合到阵列功率轨202A并且用于数据保持的电流减小时，可控制存储器阵列212(1)至212(N)以防止在切换逻辑功率轨202L和存储器功率轨202M耦合的转变期间执行存储器操作。

类似地，此实例中的存储器功率开关504M也由在此实例中以PFET的形式设置的第一存储器功率晶体管514(1)和第二存储器功率晶体管514(2)(以下称作PFET 514(1)、514(2))组成。PFET 514(1)、514(2)在此实例中配置在通过门装置中。PFET 514(1)由存储器功率轨启用信号508M控制以通过较低的第一存储器功率阻抗路径520L将耦合到存储器功率输入端218M(1)的存储器功率轨202M耦合到阵列功率轨202A，所述阵列功率轨耦合到阵列功率输出端222(1)。大小可设定得比PFET 514(1)小得多(例如，小100倍)的PFET 514(2)由来自选择控制电路512(1)的存储器接通信号510M(1)控制，以将存储器功率轨202M耦合到第二存储器功率阻抗路径520H中的阵列功率轨202A。当阵列功率轨202A通过第一存储器功率阻抗路径520L与存储器功率轨202M去耦时，设置第二存储器功率阻抗路径520H允许存储器功率轨202M在功率轨转变期间将来自逻辑功率轨202L的足以用于数据保持的功率提供到存储器阵列212(1)至212(N)。较小PFET 514(2)提供从存储器功率轨202M到阵列功率轨202A的第二存储器功率阻抗路径520H，其阻抗高于由PFET 514(1)提供的第一存储器功率阻抗路径520L以减小电流汲取。这避免或限制可从存储器功率轨202M流动到逻辑功率轨202L或可从逻辑功率轨202L流动到存储器功率轨202M的跨导电流。当第二存储器功率阻抗路径520H将存储器功率轨202M耦合到阵列功率轨202A并且用于数据保持的电流减小时，可控制存储器阵列212(1)至212(N)以防止在切换存储器功率轨202M和逻辑功率轨202L的耦合的转变期间执行存储器操作。

继续参考图5，选择控制电路512(1)配置成产生逻辑接通信号510L(1)和存储器接通信号510M(1)，以控制启用PFET 506(2)、514(2)，从而控制分别通过第二逻辑功率阻抗路径518H和第二存储器功率阻抗路径520H分别耦合到阵列功率轨202A的逻辑功率轨202L和存储器功率轨202M。选择控制电路512(1)配置成分别基于逻辑/存储器切换信号516和高阻抗路径选择信号517产生逻辑接通信号510L(1)和存储器接通信号510M(1)。逻辑/存储器切换信号516控制是否选择存储器功率轨202M或逻辑功率轨202L分别通过第二存储器功率阻抗路径520H或第二逻辑功率阻抗路径518H耦合。高阻抗路径选择信号517控制PFET 506(2)、514(2)的启用和停用，以允许所选存储器功率轨202M或逻辑功率轨202L分别通过相应的第二逻辑功率阻抗路径518H或第二存储器功率阻抗路径520H耦合到阵列功率轨202A。因此，通过控制逻辑/存储器切换信号516和高阻抗路径选择信号517，在此实例中可实施同时通断方案。在同时通断方案中，第二存储器功率阻抗路径520H在与第二逻辑功率阻抗路径518H接通(即，PFET 506(2)导通)的同一时间或基本上同一时间断开(即，PFET 514(2)关断)，且反之亦然，以分别通过逻辑功率轨202L和存储器功率轨202M的相应的第二逻辑功率阻抗路径518H和第二存储器功率阻抗路径520H来连接及断开逻辑功率轨202L和存储器功率轨202M的耦合。

为了进一步说明图5中的功率轨选择电路216(1)的同时通断操作，在图6A和6B中提供表600(1)和600(2)。图6A说明表600(1)，所述表说明图5中的功率轨选择电路216(1)在同时通断方案中将耦合到阵列功率轨202A的功率轨从逻辑功率轨202L切换到存储器功率轨202M的示范性顺序。就此而言，当确定存储器阵列212(1)至212(N)在逻辑功率204L的电压低于存储器阵列212(1)至212(N)的最小操作电压时应耦合到存储器功率轨202M时，逻辑功率轨202L耦合到阵列功率轨202A。如图6A中的状态条目602(1)中所展示，逻辑功率轨启用信号508L已经是逻辑‘1’值，使得PFET 506(1)导通以通过第一逻辑功率阻抗路径518L将逻辑功率轨202L耦合到阵列功率轨202A。存储器功率轨启用信号508M已经是逻辑‘0’，使得PFET 514(1)关断以通过第一存储器功率阻抗路径520L将存储器功率轨202M与阵列功率轨202A去耦。逻辑/存储器切换信号516和高阻抗路径选择信号517为逻辑‘1’值，使得选择控制电路512(1)导通PFET 506(2)，以通过第二逻辑功率阻抗路径518H将逻辑功率轨202L耦合到阵列功率轨202A。

此后，为了切换阵列功率轨202A与存储器功率轨202M的耦合，接收指示逻辑功率轨停用状态的逻辑功率轨启用信号508L。举例来说，逻辑功率轨启用信号508L由功率轨控制电路224(参见图2)产生。在此实例中，如图6A中的状态条目602(2)中所展示，逻辑功率轨启用信号508L接收逻辑‘0’值以关断逻辑功率开关504L中的PFET 506(1)，从而断开逻辑功率轨202L与阵列功率轨202A之间的第一逻辑功率阻抗路径518L。在此实例中，从功率轨控制电路224接收到的逻辑/存储器切换信号516仍然是逻辑‘1’值，以产生逻辑接通信号510L(1)，从而在PFET 506(1)关断时保持PFET 506(2)导通，使得来自存储器功率轨202M的最小电压提供到阵列功率轨202A以用于存储器阵列212(1)至212(N)中的数据保持。

随后，如图6A中的状态条目602(3)中所展示，控制逻辑/存储器切换信号516成为逻辑‘0’值，以使选择控制电路512(1)通过导通PFET 514(2)同时关断第二逻辑功率阻抗路径518H中的PFET 506(2)来选择第二存储器功率阻抗路径520H。高阻抗路径选择信号517保持逻辑‘1’值以使得能够导通第二存储器功率阻抗路径520H中的PFET 514(2)，如图6A中的状态条目602(3)中所展示，以通过第二存储器功率阻抗路径520H将存储器功率轨202M耦合到阵列功率轨202A。在此实例中这是同时通断方案，因为阵列功率轨202A基于逻辑/存储器切换信号516的逻辑状态的切换在同一时间或基本上同一时间从耦合到逻辑功率轨202L切换为耦合到存储器功率轨202M。

随后允许阵列功率轨202A上升到存储器功率轨202M的电压，如图6A中的状态条目602(4)中所展示。随后控制存储器功率轨启用信号508M以导通PFET 514(1)，从而另外通过第一存储器功率阻抗路径520L将存储器功率轨202M耦合到阵列功率轨202A，如图6A中的状态条目602(5)中所展示。避免了跨导电流，是因为通过切换逻辑存储器/存储器切换信号516而将逻辑功率轨202L与阵列功率轨202A完全去耦，以在PFET 514(1)导通之前关断第二逻辑功率阻抗路径518H中的PFET 506(2)，从而通过第一存储器功率阻抗路径520L将存储器功率轨202M耦合到阵列功率轨202A。

应注意，在图5中的功率轨选择电路216(1)中，从将存储器功率轨202M耦合到阵列功率轨202A转变为将逻辑功率轨202L耦合到阵列功率轨202A可由功率轨控制电路224控制从而在此实例中以上文所论述的次序的相反次序发生。其展示在图6B中的表600(2)中的状态条目604(1)至604(5)中。逻辑功率轨启用信号508L和存储器功率轨启用信号508M由图2中的功率轨控制电路224控制以分别指示逻辑功率轨启用状态和存储器功率轨启用状态，从而将阵列功率轨202A与存储器功率轨202M的耦合切换到与逻辑功率轨202L的耦合。因此，不需要专门再描述此转变。

应注意，作为另一实例，功率轨选择电路216(1)在先通后断方案中还可配置成将逻辑功率轨202L或存储器功率轨202M耦合到阵列功率轨202A。换句话说，功率轨选择电路216(1)还可配置成在相应存储器功率轨202M或逻辑功率轨202L在先通后断情境中与阵列功率轨202A去耦之前将逻辑功率轨202L或存储器功率轨202M耦合到阵列功率轨202A。

就此而言，图7说明采用先通后断方案且可设置在基于处理器的系统200(2)中的替代示范性功率轨选择电路216(2)。图2中的基于处理器的系统200、图5中的基于处理器的系统200(1)与图7中的基于处理器的系统200(2)之间的共同元件以共同元件编号展示，且因此将不再描述。在此实例中，如下文将论述，功率轨选择电路216(2)配置成作为先通后断系统操作，意味着功率轨选择电路216(2)配置成在存储器功率轨202M或逻辑功率轨202L分别与阵列功率轨202A去耦之前将逻辑功率轨202L或存储器功率轨202M耦合到阵列功率轨202A。以此方式，存储器域214中的存储器阵列212(1)至212(N)由来自逻辑功率轨202L的逻辑功率204L或来自存储器功率轨202M的存储器功率204M供电，如上文所论述。

就此而言，功率轨选择电路216(2)中的控制电路220(2)以阵列功率多路复用器500(2)的形式设置。控制电路220(2)包含此前关于图5中的控制电路220(1)所描述的逻辑功率选择电路502L和存储器功率选择电路502M。

为了进一步说明图7中的功率轨选择电路216(2)的先通后断操作，在图8A和8B中提供表800(1)、800(2)。图8A说明表800(1)，所述表说明图7中的功率轨选择电路216(2)在先通后断方案中将耦合到阵列功率轨202A的功率轨从逻辑功率轨202L切换到存储器功率轨202M的示范性顺序。就此而言，当确定存储器阵列212(1)至212(N)在逻辑功率204L的电压低于存储器阵列212(1)至212(N)的最小操作电压时应耦合到存储器功率轨202M时，逻辑功率轨202L耦合到阵列功率轨202A。如图8A中的状态条目802(1)中所展示，逻辑功率轨启用信号508L已经是逻辑‘1’值，使得PFET 506(1)导通以通过第一逻辑功率阻抗路径518L将逻辑功率轨202L耦合到阵列功率轨202A。存储器功率轨启用信号508M已经是逻辑‘0’，使得PFET 514(1)关断以通过第一存储器功率阻抗路径520L将存储器功率轨202M与阵列功率轨202A去耦。逻辑选择信号700L为逻辑‘1’值，使得选择控制电路512(2)导通PFET 506(2)以通过第二逻辑功率阻抗路径518H将逻辑功率轨202L耦合到阵列功率轨202A。

此后，为了切换阵列功率轨202A与存储器功率轨202M的耦合，接收指示逻辑功率轨停用状态的逻辑功率轨启用信号508L。举例来说，逻辑功率轨启用信号508L由功率轨控制电路224(参见图2)产生。在此实例中，如图8A中的状态条目802(2)中所展示，逻辑功率轨启用信号508L为逻辑‘0’值以关断逻辑功率开关504L中的PFET 506(1)，从而断开逻辑功率轨202L与阵列功率轨202A之间的第一逻辑功率阻抗路径518L。在此实例中，来自功率轨控制电路224的逻辑选择信号700L保持逻辑‘1’值以产生逻辑接通信号510L(2)，从而在PFET506(1)关断时保持PFET 506(2)导通，使得来自逻辑功率轨202L的最小电压提供到阵列功率轨202A以用于存储器阵列212(1)至212(N)中的数据保持。

随后，如图8A中的状态条目802(3)中所展示，控制存储器选择信号700M成为逻辑‘1’值以使选择控制电路512(2)导通第二存储器功率阻抗路径520H中的PFET 514(2)。以此方式，存储器功率轨202M通过第二存储器功率阻抗路径520H耦合到阵列功率轨202A，而阵列功率轨202A也通过第二逻辑功率阻抗路径518H耦合到逻辑功率轨202L。在此实例中这是先通后断方案，因为在阵列功率轨202A与逻辑功率轨202L去耦之前，阵列功率轨202A耦合到存储器功率轨202M。可随后控制逻辑选择信号700L以关断PFET 506(2)从而将阵列功率轨202A与逻辑功率轨202L去耦，如图8A中的状态条目802(4)中所展示。也允许阵列功率轨202A上升到存储器功率轨202M的电压，如图8A中的状态条目802(4)中所展示。随后控制存储器功率轨启用信号508M以导通PFET 514(1)，从而另外通过第一存储器功率阻抗路径520L将存储器功率轨202M耦合到阵列功率轨202A，如图8A中的状态条目802(5)中所展示。跨导电流受到限制，是因为通过切换逻辑存储器/存储器切换信号516而将逻辑功率轨202L与阵列功率轨202A完全去耦，以在PFET 514(1)导通之前关断第二逻辑功率阻抗路径518H中的PFET 506(2)，从而通过第一存储器功率阻抗路径520L将存储器功率轨202M耦合到阵列功率轨202A。在此情况下，一些跨导电流由于第二逻辑功率阻抗路径518H和第二存储器功率阻抗路径520H两者同时启动而流动。

应注意，在图7中的功率轨选择电路216(2)中，从将存储器功率轨202M耦合到阵列功率轨202A转变为将逻辑功率轨202L耦合到阵列功率轨202A可由功率轨控制电路224控制从而在此实例中以上文所论述的次序的相反次序发生。其展示在图8B中的表800(2)中的状态条目804(1)至804(5)中。逻辑功率轨启用信号508L和存储器功率轨启用信号508M由图2中的功率轨控制电路224控制以分别指示逻辑功率轨启用状态和存储器功率轨启用状态，从而将阵列功率轨202A的耦合从存储器功率轨202M切换到逻辑功率轨202L。因此，不需要专门再描述此转变。

图9是可设置在基于处理器的系统200(3)中用于选择将耦合到存储器域214的逻辑功率轨202L或存储器功率轨202M的又一替代功率轨选择电路216(3)的示意图。图5中的基于处理器的系统200(1)与图9中的基于处理器的系统200(3)之间的共同元件以共同元件编号展示，且因此将不再描述。在此实例中，功率轨选择电路216(3)类似于图5中的功率轨选择电路216(1)。功率轨选择电路216(3)配置成作为同时通断系统操作，意味着功率轨选择电路216(3)配置成在与存储器功率轨202M或逻辑功率轨202L分别与阵列功率轨202A去耦的同一时间或基本上同一时间切换逻辑功率轨202L或存储器功率轨202M与阵列功率轨202A的耦合。

然而，如图9中所展示，功率轨选择电路216(3)另外包含存储器保持电路522。存储器保持电路522在此实例中以N型FET(NFET)524的形式设置。NFET 524配置成除由上文关于图5A所描述的逻辑功率开关504L和存储器功率开关504M提供的耦合路径以外选择性地将存储器功率轨202M耦合到阵列功率轨202A。控制存储器保持信号526以启动(即，导通)及去启动(即，关断)NFET 524。当存储器保持信号526为逻辑‘1’值以导通NFET 524时，这允许NFET 524在阵列功率轨202A上的电压比存储器功率轨202M的电压低所述NFET 524的阈值电压时在二极管-压降模式下运转，以减少逻辑功率轨202L与存储器功率轨202M之间的跨导电流。控制存储器保持信号526以在需要存储器功率轨202M通过NFET 524耦合到阵列功率轨202A时在二极管-压降模式下指示启用状态。

为了进一步说明图9中的功率轨选择电路216(3)的同时通断操作，在图10A和10B中提供表1000(1)和1000(2)。图10A说明表1000(1)，所述表说明图9中的功率轨选择电路216(3)在同时通断方案中将耦合到阵列功率轨202A的功率轨从逻辑功率轨202L切换到存储器功率轨202M的示范性顺序。就此而言，当确定存储器阵列212(1)至212(N)在逻辑功率204L的电压低于存储器阵列212(1)至212(N)的最小操作电压时应耦合到存储器功率轨202M时，逻辑功率轨202L耦合到阵列功率轨202A。如图10A中的状态条目1002(1)中所展示，逻辑功率轨启用信号508L已经是逻辑‘1’值，使得PFET 506(1)导通以通过第一逻辑功率阻抗路径518L将逻辑功率轨202L耦合到阵列功率轨202A。存储器功率轨启用信号508M已经是逻辑‘0’，使得PFET 514(1)关断以通过第一存储器功率阻抗路径520L将存储器功率轨202M与阵列功率轨202A去耦。逻辑/存储器切换信号516和高阻抗路径选择信号517是逻辑‘1’值，使得选择控制电路512(3)导通PFET 506(2)，以通过第二逻辑功率阻抗路径518H将逻辑功率轨202L耦合到阵列功率轨202A。存储器保持信号526为逻辑‘0’以关断NFET 524。

此后，为了切换阵列功率轨202A与存储器功率轨202M的耦合，接收指示逻辑功率轨停用状态的逻辑功率轨启用信号508L(即，此实例中为逻辑‘0’)。举例来说，逻辑功率轨启用信号508L由功率轨控制电路224(参见图2)产生。在此实例中，如图10A中的状态条目1002(2)中所展示，逻辑功率轨启用信号508L接收逻辑‘0’值以关断逻辑功率开关504L中的PFET 506(1)，从而断开逻辑功率轨202L与阵列功率轨202A之间的第一逻辑功率阻抗路径518L。在此实例中，从功率轨控制电路224接收到的逻辑/存储器切换信号516仍然是逻辑‘1’值，以产生逻辑接通信号510L(1)，从而在PFET 506(1)关断时保持PFET 506(2)导通，使得来自存储器功率轨202M的最小电压提供到阵列功率轨202A以用于存储器阵列212(1)至212(N)中的数据保持。

随后，如图10A中的状态条目1002(3)中所展示，控制高阻抗路径选择信号517成为逻辑‘0’以关断第二逻辑功率阻抗路径518H中的PFET 506(2)。第二存储器功率阻抗路径520H中的PFET 514(2)已经关断。控制存储器保持信号526成为逻辑‘1’以导通NFET 524，从而在二极管-压降模式下运转。

随后，如图10A中的状态1002(4)中所展示，在NFET 524导通时，控制高阻抗路径选择信号517成为逻辑‘1’以导通第二存储器功率阻抗路径520H中的PFET 514(2)。随后，阵列功率轨202A通过NFET 524和第二存储器功率阻抗路径520H中的PFET 514(2)耦合到存储器功率轨202M。随后允许阵列功率轨202A上升到存储器功率轨202M的电压，如图10A中的状态条目1002(5)中所展示。随后激活存储器功率轨启用信号508M以通过PFET 514(1)将阵列功率轨202A耦合到图10A中的状态条目1002(6)中的存储器功率轨202M。

应注意，在图9中的功率轨选择电路216(3)中，将存储器功率轨202M耦合到阵列功率轨202A转变为将逻辑功率轨202L耦合到阵列功率轨202A可由功率轨控制电路224控制。其展示在图10B中的表1000(2)中的状态条目1004(1)至1004(6)，所述状态条目展示在表1000(2)中。

为了减少或避免在逻辑域中提供既定去耦电容的需要而在基于处理器的系统中选择性地耦合功率轨与存储器域可设置在或集成到任何基于处理器的装置中。实例包含但不限于机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、智能电话、平板计算机、平板手机、计算机、便携式计算机、桌上型计算机、服务器计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、收音机、卫星收音机、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器和汽车。

就此而言，图11说明根据上文所论述的特定方面中的任一者的基于处理器的系统1100的实例，所述基于处理器的系统包含功率轨控制系统1102，其配置成控制逻辑功率轨1104L或存储器功率轨1104M与存储器域1106选择性耦合，以便减少逻辑域中的既定去耦电容。在此实例中，存储器域1106包含高速缓存存储器1120，所述高速缓存存储器包含在处理器1116中且耦合到一或多个CPU 1118以用于快速存取暂时存储的数据。举例来说，作为实例，功率轨控制系统1102可包含功率轨控制电路224及图2、5、7和9中的功率轨选择电路216、216(1)、216(2)、216(3)中的任一者。功率轨控制系统1102具有耦合到逻辑功率轨1104L的逻辑功率输入端1108L和耦合到存储器功率轨1104M的存储器功率输入端1108M。功率轨控制系统1102具有耦合到阵列功率轨1104A的阵列功率输出端1110，所述阵列功率轨配置成将功率提供到存储器域1106。功率轨控制系统1102配置成在逻辑功率1112L的电压处于或高于存储器域1106的最小操作电压时提供来自逻辑电源(图中未展示)的逻辑功率1112L。功率轨控制系统1102配置成在逻辑功率1112L的电压低于存储器域1106的最小操作电压时提供来自存储器电源(图中未展示)的存储器功率1112M。上文所描述的特征和实例中的任一者可提供在功率轨控制系统1102中。

在此实例中，基于处理器的系统1100还包含一或多个处理器1116，其各包含一或多个CPU 1118。处理器1116包含耦合到CPU 1118用于快速存取暂时存储的数据的高速缓存存储器1120。处理器1116耦合到系统总线1122且可将包含于基于处理器的系统1100中的主控装置和受控装置互相耦合。众所周知，处理器1116通过经由系统总线1122交换地址、控制和数据信息来与这些其它装置通信。举例来说，作为受控装置的一实例，处理器1116可将总线事务请求传达到存储器系统1126中的存储器控制器1124。尽管图11中未说明，但可提供多个系统总线1122，其中每一系统总线1122构成不同构造。在此实例中，存储器控制器1124配置成将存储器存取请求提供到存储器系统1126中的一或多个存储器阵列1128。

其它装置可连接到系统总线1122。如图11中所说明，作为实例，这些装置可包含一或多个输入装置1130、一或多个输出装置1132、一或多个网络接口装置1134和一或多个显示器控制器1136。输入装置1130可包含任何类型的输入装置，包含但不限于输入按键、开关、语音处理器等。输出装置1132可包含任何类型的输出装置，包含但不限于音频、视频、其它视觉指示器等。网络接口装置1134可以是配置成允许将数据交换到网络1138和交换来自网络1138的数据的任何装置。网络1138可以是任何类型的网络，包含但不限于有线或无线网路、私用或公用网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网络和因特网。网络接口装置1134可配置成支持所需的任何类型的通信协议。

处理器1116还可配置成经由系统总线1122接入显示控制器1136以控制发送到一或多个显示器1140的信息。显示控制器1136将信息发送到显示器1140以便经由一或多个视频处理器1142显示，所述一或多个视频处理器将待显示信息处理成适用于显示器1140的格式。显示器1140可包含任何类型的显示器，包含但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子体显示器等。

所属领域的技术人员将进一步了解，结合本文中所揭示的各方面所描述的各种说明性逻辑块、模块、电路和算法可实施为电子硬件、存储于存储器或另一计算机可读媒体中并由处理器或其它处理装置执行的指令，或所述电子硬件和所述指令的组合。作为实例，本文中所描述的主控装置和受控装置可用于任何电路、硬件组件、集成电路(IC)或IC芯片中。本文中所揭示的存储器可以是任何类型和大小的存储器，并且可经配置以存储所需的任何类型的信息。为了清楚地说明此可互换性，上文已大体上关于其功能性而描述了各种说明性组件、块、模块、电路和步骤。如何实施此功能性取决于特定应用、设计选项和/或强加于整个系统的设计约束。熟练的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但这样的实施决策不应被解释为会引起脱离本公开的范围。

结合本文中所揭示的方面而描述的各种说明性逻辑块、模块和电路可以使用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文中所描述的功能的任何组合来实施或执行。处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心、或任何其它此类配置。

本文中所揭示的各方面可以硬件和存储于硬件中的指令来体现，且可驻存于(例如)随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或所属领域中已知的任何其它形式的计算机可读媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息并且将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体。处理器和存储媒体可驻存于ASIC中。ASIC可驻存于远程站中。在替代方案中，处理器及存储媒体可作为离散组件驻存在远程站、基站或服务器中。

还应注意，描述本文中的任一示范性方面中所描述的操作步骤是为了提供实例和论述。所描述的操作可按除所说明的序列之外的大量不同序列予以执行。此外，单个操作步骤中所描述的操作实际上可在许多不同步骤中执行。另外，可组合在示范性方面中所论述的一或多个操作步骤。应理解，所属领域的技术人员将易于显而易见，流程图中所说明的操作步骤可以经受众多不同修改。所属领域的技术人员还将了解，可使用多种不同技术和技法中的任一者来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。

提供对本公开的先前描述以使本领域的技术人员能够制作或使用本公开。所属领域的技术人员将易于显而易见对本公开的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本公开的精神或范围。因此，本公开并非意图限于本文中所描述的实例和设计，而应被赋予与本文中所揭示的原理和新颖特征相一致的最广范围。