超小单元尺寸纵向超结半导体器件的制造方法

摘要

本发明涉及一种超小单元尺寸纵向超结半导体器件的制造方法，该方法采用利用硬掩模层在第一导电类型半导体基板上进行深沟槽刻蚀；淀积一层第二导电类型外延层；再进行各向异性刻蚀，去除深沟槽底部外延层；进行第一导电类型杂质注入；淀积第一导电类型外延层填充深沟槽；对半导体基板第一主表面进行平坦化，并去除硬掩模层，深沟槽侧壁的第二导电类型外延层构成纵向超结结构的第二导电类型柱，第一导电类型基板和第一导电类型外延层分别构成第一导电类型第一柱和第一导电类型第二柱。本方法制造的超结结构，可以在不增加工艺难度的情况下，大幅度缩小超结结构的单元尺寸，同时打破现有工艺能力对第二导电类型柱宽度的限制。

说明书

技术领域

本发明涉及一种超结半导体器件的制造方法，尤其是一种超小单元尺寸纵向超结半导体器件的制造方法。

背景技术

在中高压功率半导体器件领域，纵向超结结构（Super Junction）已经被广泛采用，对比传统功率MOSFET器件，超结结构能获得更加优异的器件耐压与导通电阻的折中关系。超结结构形成于半导体器件的漂移区内，从半导体器件表面沿厚度方向延伸至漂移层体内，超结结构包括N导电类型柱（N柱）和P导电类型柱（P柱），N柱与P柱交替邻接设置而成的多个P-N柱对形成超结结构。N柱具有N导电类型杂质，P柱具有P导电类型杂质。当具有超结结构的MOSFET器件截止时，超结结构中的N柱和P柱分别被耗尽，耗尽层从每个N柱与P柱间的P-N结界面延伸，可以通过控制P柱和N柱中的杂质浓度来保持电荷平衡，因此耗尽层延伸并且完全耗尽N柱与P柱，从而支持器件耐压。当器件导通时，由于超结器件漂移区的电阻率更低，所以超结器件的导通电阻可以较普通器件大幅度降低。以600V超结MOSFET器件为例，其特征导通电阻较普通VDMOS器件可以降低70%左右。

影响超结器件耐压主要有以下几个因素：1）、超结结构深度（厚度）；2）、超结器件中超结结构的单元尺寸（pitch）；3）、漂移区杂质浓度。由于漂移区的杂质浓度降低虽然可以提高耐压，但会增大器件导通电阻。但在实际工艺中，提高超结结构深度会增大P柱的深宽比，增加器件制造难度和制造成本，超结结构深度很难大幅度增加。因此，提高超结产品性能，一般采用减小元胞尺寸，降低漂移区的电阻率的方式。采用减小超结结构的单元尺寸是目前实际产品中最常用的方式，超结结构的单元尺寸是指N柱尺寸与P柱尺寸之和。减小超结结构的单元尺寸可以减小器件耐压时器件底部耗尽层曲率，提高器件耐压。当漂移区浓度增加时，器件耐压会下降，但更小的超结结构单元尺寸的器件耐压下降幅度也会更小。

此外，由于N型超结半导体器件导通时，仅有N柱区域作为电流流通路径，因此在最小单元尺寸相同时，缩小P柱区域宽度可以有效增加电流流通路径，降低器件导通电阻。

漂移区内纵向超结结构的制备难度会随着超结结构深宽比的增加急剧上升。目前主要的纵向超结结构制造方法有两种。一种是多次外延、光刻、注入、退火的方案，使用该方案时，由于要使不同外延层之间的P型注入区相连接，就要使用高温推结退火，由此产生的P型杂质横向扩散时P柱宽度增加，限制了超结结构单元尺寸的降低。如果使用更多次数的外延，以降低外延厚度，减少推结温度及P柱横向扩散的话，势必增加制造成本。因此一般目前600V产品使用该方案批量制造时，多选用4～6次外延，P柱宽度一般在6um以上，器件pitch一般在10um以上。另一种超结结构的制造方法是如美国专利US7601597B2中提及的深沟槽刻蚀、外延填充的方式制造方式，漂移区中的P柱宽度约等于深沟槽宽度。当超结结构的单元尺寸缩小时，势必要缩小深沟槽宽度，以减小P柱宽度(因为N型器件中，超结结构的N柱区域才是电流流通路径，如果仅以缩小N柱区尺寸来缩小超结结构尺寸，器件导通特性反而会变差)。深度不变的条件下缩小深沟槽宽度意味着更大的沟槽深宽比，而更大的深宽比沟槽会在刻蚀和填充时遇到极大的问题，现阶段以600V超结为例，受刻蚀和填充工艺能力的限制，使用该方案的量产产品P柱宽度一般在3～6um之间，器件超结结构单元尺寸一般大于P柱宽度的两倍以上。 且用以上两种方式制造超结半导体器件时，相同构单元尺寸条件下，P柱宽度受限与工艺极限能力，无法进一步缩小。

由此可见，如果想进一步缩小纵向超结结构单元尺寸，并可以在不增加工艺难度的情况下达到量产的条件，现有的工艺方案是无法满足要求的。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种超小单元尺寸纵向超结半导体器件的制造方法，其可以有效的解决现有的纵向超结结构单元尺寸缩小时遇到的工艺限制，在不增加工艺成本和工艺难度的情况下，显著缩小超结结构单元尺寸。

按照本发明提供的技术方案，所述超小单元尺寸纵向超结半导体器件的制造方法，其特征是，包括如下步骤：

（1）提供具有第一主表面及与第一主面相对应的第二主表面的第一导电类型半导体基板；

（2）在半导体基板的第一主表面上淀积一层硬掩膜层，刻蚀硬掩膜层形成多个硬掩膜开口，硬掩膜开口延伸至第一主表面，硬掩膜开口的宽度为W1，相邻硬掩膜开口的间距为W2；

（3）刻蚀硬掩膜开口内的第一主表面，在第一主表面上内形成多个深沟槽，所述深沟槽从第一主面沿半导体基板厚度方向延伸至半导体基板内部；深沟槽侧壁与半导体基板沿厚度方向上的倾角a介于0～10度之间，深沟槽底部宽度为W3；

（4）在第一主表面淀积一层厚度为W4的第二导电类型外延层， W4<1/2×W3；

（5）在第一主表面上进行刻蚀，去除深沟槽底部的第二导电类型外延层；保留深沟槽侧壁上的第二导电类型外延层；

（6）在半导体第一主表面进行第一导电类型杂质注入；在深沟槽底部形成第一导电类型补偿区；

（7）在第一主表面淀积第一导电类型外延层，第一导电类型外延层填满深沟槽；

（8）对第一主表面进行平坦化处理，去除第一主表面上的第一导电类型外延层和硬掩模层；深沟槽侧壁的第二导电类型外延层形成超结结构的第二导电类型柱，第一导电类型基板和第一导电类型外延层分别构成第一导电类型第一柱和第一导电类型第二柱。

在一个具体实施方式中，所述硬掩膜层包括LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。

在一个具体实施方式中，所述硬掩模开口宽度W1与相邻硬掩模开口距离W2之差相等。

在一个具体实施方式中，所述制造方法用于制造纵向超结二极管、纵向超结绝缘栅场效应管、纵向超结IGBT。

对比美国专利US7601597B2中的技术方案，在相同刻蚀和填充工艺能力的限制下，假设深沟槽开口的允许宽度为W1，使用专利US7601597B2中的技术方案，形成的超结半导体器件的最小超结单元尺寸（pitch）必然大于W1，一般为W1的两倍以上。而使用本专利的技术，所形成的超结半导体器件的最小超结单元尺寸（pitch）必然小于W1。且本发明中的第二导电类型柱宽度取决与步骤4）中淀积第二导电类型外延层的厚度，不受工艺极限能力限制。因此可以有效降低超结结构单元中的第二导电类型柱的宽度，增加电流流通路径，降低器件的导通电阻。此外，步骤6）中的第一导电类型杂质注入，可以有效抑制由于深沟槽刻蚀侧壁角度造成的相邻第二导电类型柱之间底部间距的差异，防止相邻元胞之间电荷不平衡以及电流密度的差异。

附图说明

附图1所示为本发明实施例形成半导体基板的剖视结构示意图；

附图2所示为本发明实施例形成硬掩模开口12后的剖视结构示意图；

附图3所示为本发明实施例形成深沟槽13后的剖视结构示意图；

附图4所示为本发明实施例形成P型外延层14后的剖视结构示意图；

附图5所示为本发明实施例刻蚀P型外延层14后的剖视结构示意图；

附图6所示为本发明实施例形成N+型补偿区21后的剖视结构示意图；

附图7所示为本发明实施例形成N型外延层15后的剖视结构示意图；

附图8所示为本发明实施例形成N型第一柱22、N第二柱23和P柱24后的剖视结构示意图；

附图9所示为本发明实施例形成表面MOS结构后的纵向超结MOS器件剖视结构示意图；

附图标记说明：001-第一主面；002-第二主面；01-N型漂移区；02-N+型衬底；11-硬掩模层；12-硬掩模层开口；13-深沟槽；14-P型外延层；15-N型外延层；21-N+型补偿区；22-N型第一柱；23-N型第二柱；24-P型柱；25-P+型体区；26-栅氧化层；27-栅电极；28-N+型源区；29-绝缘介质层；30-源极金属；31-漏极金属。

具体实施方式

下面以N型沟槽栅纵向超结MOSFET为例，结合具体附图和实施例对本发明作进一步说明。对于N型超结半导体器件，所述第一导电类型为N型，所述第二导电类型为P型导电；对于P型超结半导体器件，所述第一导电类型为P型。

如图8所示，所述超小单元尺寸纵向超结半导体器件包括半导体基板，半导体基板为具有包括第一主表面001及与第一主面001相对应的第二主表面002的N型半导体基板；所述N型半导体基板由包括第一主面001的N型漂移层01和包括第二主面002的N+型衬底02构成；所述N型漂移层01内设有多个深沟槽，所述深沟槽从第一主表面001沿半导体基板厚度方向延伸至N型漂移层01内部；深沟槽侧壁与半导体基板沿厚度方向上的倾角a介于0～10度之间，深沟槽底部宽度为W3；深沟槽侧壁上具有P型柱24，深沟槽底部具有N型补偿区21，深沟槽内填充N型第二柱23，N型漂移层01构成N型第一柱22。

如图9所示，第一主表面001上设有P+型体区25，P+型体区25的上表面设有N+源区28，N+源区28内设有多个栅沟槽，栅沟槽延伸至N型第一柱22和N型第二柱23，栅沟槽内壁上设有栅氧化层26；栅氧化层26内设有栅电极27；N+源区28上设有绝缘介质层29；P+型体区25和N+源区28表面设有欧姆接触的源极金属30；第二主表面002上设有与N+衬底02欧姆接触的漏极金属31。

所述超小单元尺寸纵向超结半导体器件的制造方法，包括如下步骤：

（1）、如图1所示，提供具有两个相对主面的N型半导体基板，两个相对的主表面包括第一主表面001及与第一主表面001相对应的第二主表面002；N型半导体基板由包括第二主表面002的N+型衬底02和包括第一主表面001的N型漂移层01构成；

（2）、如图2所示，在半导体基板的第一主表面001上淀积一层与半导体材料具有高刻蚀选择比的硬掩膜层11，一般地如果半导体基板为硅材料，可以使用二氧化硅、氮化硅等构成硬掩模层11；选择性地掩蔽和刻蚀硬掩膜层11，以形成多个硬掩膜开口12，开口宽度为W1，与相邻的硬掩膜开口12间距为W2；W2小于W1；本实施例中，取W2=5um，W1等于7um；

所述硬掩膜层11可以包括LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅等；硬掩模开口12宽度W1及与相邻硬掩模开口12的距离W2之差相等；

（3）、如图3所示，通过上述硬掩膜开口12，利用各向异性刻蚀方法在第一主表面001上内形成多个深沟槽13，所述深沟槽13从第一主表面001沿半导体基板厚度方向延伸至N型漂移层01内部；深沟槽13侧壁与半导体基板沿厚度方向上的倾角a介于0～10度之间，深沟槽13的底部宽度为W3；以600V产品为例，一般深沟槽13的深度在40um左右，以倾角a为5度计算，深沟槽13底部宽度W3在3.5um左右；

（4）、如图4所示，在所述半导体基板的第一主表面001上淀积一层厚度为W4的P型外延层14，在深沟槽13侧壁和底部以及第一主表面001上的硬掩模上都有第二导电类型外延层14形成；P型外延层14的厚度W4=1/2×(W1-W2)，且 W4<1/2×W3，在本实施例中，W4取值为1/2×(W1-W2)=1um，符合W4<1/2×W3的条件；

（5）、如图5所示，在第一主表面001上进行各向异性刻蚀，通过控制刻蚀时间，可以去除深沟槽13底部的P型外延层14；由于为向异性刻蚀，深沟槽13侧壁上的P型外延层14得以保留；由于硬掩模层11的存在，除表面P型外延层14外，第一主表面001的其余结构并未被刻蚀；

（6）、如图6所示，在半导体第一主表面001上进行N型杂质注入，控制注入能量，使杂质不能穿过硬掩模层11，由于硬掩模层11的存在，该N型杂质注入实质上仅注入到深沟槽13底部，并在深沟槽13底部形成N+型补偿区21；

（7）、如图7所示，在半导体第一主表面001淀积N型外延层15，N型外延层15填满深沟槽13；填充的N型外延层15杂质浓度可以选择等于漂移层01的杂质浓度，也可以不等于漂移层01的杂质浓度；调节N型外延层15和P型外延层14的杂质浓度，可以保证超结器件电荷平衡；

（8）、如图8所示，使用平坦化等常规半导体工艺，对半导体基板第一主表面001进行平坦化，去除多的N型外延层15，并去除硬掩模层11；深沟槽13左右两侧壁的P型外延层14分别形成超结结构的P型柱24，与P型柱24相邻的N型漂移层01和N型外延层15分别构成N型第一柱22和N型第二柱23；

其中N型第一柱22顶部宽度约等于W2，在本实施例中为5um，N型第二柱23顶部宽度约为W1-W4=5um，N型第二柱23底部宽度约为W3-2×W4=1.5um。

（9）、利用常规半导体工艺，形成超结半导体器件的其他结构，包括但不限于：在半导体第一主表面001上N型第一柱22和N型第二柱23的顶部刻蚀栅沟槽，生长热氧化层形成栅氧化层26；填充并刻蚀多晶硅，形成栅电极27；选择性注入P型杂质并推结，形成P+型体区25；选择性注入N型杂质并退火，形成N+源区28；淀积二氧化硅或磷硅玻璃等形成绝缘介质层29；刻蚀绝缘介质层29，并在半导体第一主表面001上淀积一层金属，形成与P+型体区25和N+源区28欧姆接触的源极金属30；在半导体第二主表面002上淀积一层金属，形成与N+衬底02欧姆接触的漏极金属31。

上述制造方法可以用于制造纵向超结二极管、纵向超结绝缘栅场效应管、纵向超结IGBT等。

对比美国专利US7601597B2中的技术方案，在相同刻蚀和填充工艺能力的限制下，假设在保证深沟槽刻蚀和填充量产能力的情况下，深沟槽开口的允许宽度为7um，则使用专利US7601597B2中的技术方案，形成的超结半导体器件的最小超结单元尺寸（pitch）必然大于7um，为保证足够的电流流通路径宽度，因此最小超结单元尺寸（pitch）一般为7um的两倍以上，即每个P/N重复单元的最小尺寸在14um左右。而使用本实施例中，所形成的超结半导体器件的最小超结单元尺寸（pitch）约为W2+W4=6um。更小的超结单元尺寸（pitch）可以在保证器件耐压的条件下，使用更浓的漂移层浓度，因此可以进一步降低器件导通电阻。

其次，对比US7601597B2中的技术方案，本发明中的P型柱宽度取决于步骤4中淀积P型外延层14的厚度，不受深沟槽刻蚀和填充工艺极限能力限制，采用本实施例的P柱宽度约为1um；如采用US7601597B2中的技术方案，则P柱宽度受深沟槽刻蚀和填充能力限制，在于本实施例相同的工艺能力条件下，则P柱最小宽度约为7um。由于P柱在超结器件导通时并不参与电流流通，仅在器件截止时起到横向耗尽的作用，因此在相同pitch条件下，P柱宽度越窄，器件导通特性越好。

此外，在实际工艺中，由于要保证深沟槽填充的一致性，一般来说深沟槽侧壁与半导体基板的厚度方向都存在一定的倾角，由此会导致N型第二柱23底部宽度较N型第一柱22偏小，步骤6中的第一导电类型杂质注入形成的N+型补偿区21处于N型第二柱23底部，可以有效抑制由于N型第二柱23底部宽度较小造成局部导通电阻增加的问题，防止出现相邻元胞之间电荷不平衡以及电流密度的差异。

以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际的结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。