具有改进的雪崩击穿特性的晶体管

摘要

提供了一种具有改进的雪崩击穿特性的晶体管，其包括至少一个晶体管单元。该至少一个晶体管单元包括：位于半导体主体中的第一掺杂类型的漂移区、第一掺杂类型的源极区、第二掺杂类型的体区以及第一掺杂类型的漏极区；邻近体区并且通过栅极电介质与体区介电绝缘的栅极电极；布置在漂移区中并且与漂移区介电绝缘的场电极；源极电极，其电连接至源极区和体区并且布置在自第一表面延伸进半导体主体中的沟槽中；漏极电极，其电连接至漏极区并且布置自第一表面延伸到半导体主体中的沟槽中；雪崩旁通结构，其耦合在源极电极和漏极电极之间，并且包括第一掺杂类型的第一半导体层、第一掺杂类型的第二半导体层以及布置在第一半导体层和源极电极之间的pn结。

说明书

技术领域

本发明总体上涉及一种晶体管器件，尤其涉及一种横向MOSFET(金属氧化物半导体场效应晶体管)。

背景技术

晶体管(譬如MOSFET)被广泛应用在汽车、工业或消费者电子应用中，以用来驱动负载、转换功率等等。这些晶体管(通常被称为功率晶体管)具有不同的电压阻断能力。“电压阻断能力”限定了晶体管在其截止状态(关断时)能够承受的最大电压电平。在截止状态，当比该最大电压电平更高的电平的电压被施加到晶体管时，晶体管的内部pn结将发生雪崩击穿。

需要设计一种能够承受重复的雪崩击穿而不被破坏或不会遭受退化效应(例如，电压阻断能力降低)的晶体管，特别是MOSFET。

发明内容

一个实施例涉及一种具有至少一个晶体管单元的晶体管器件。该至少一个晶体管单元包括：在半导体主体中的第一掺杂类型的漂移区、第一掺杂类型的源极区、第二掺杂类型的体区以及第一掺杂类型的漏极区，其中，所述体区布置在所述源极区和所述漂移区之间，其中，所述漂移区布置在所述体区和所述漏极区之间，并且其中所述源极区和所述漏极区在所述半导体主体的第一横向方向上间隔开。栅极电极邻近所述体区并且通过栅极电介质与所述体区介电绝缘。场电极布置在所述漂移区中并且通过场电极电介质与所述漂移区介电绝缘。源极电极电连接至所述源极区和所述体区并且被布置在从第一表面延伸到所述半导体主体中的沟槽中，并且漏极电极电连接至所述漏极区并且被布置在从第一表面延伸到所述半导体主体中的沟槽中。另外，雪崩旁通结构耦合在所述源极电极与漏极电极之间，并且包括所述第一掺杂类型的第一半导体层、所述第一掺杂类型的第二半导体层、以及布置在所述第一半导体层与所述源极电极之间的pn结，其中，所述第二半导体层具有比所述第一半导体层更高的掺杂浓度，其中所述第一半导体层布置在所述第二半导体层和所述漂移区之间，并且其中所述漏极电极电连接至所述第二半导体层。

附图说明

下面参照附图来对示例进行说明。这些附图用来例示某些原则，因此，仅例示了理解这些原则所必须的方面。附图不是按比例的。在附图中，相同的附图标记指代相似的特征：

图1A至1B示出了依据一个实施例的晶体管器件的剖视图(图1A)和竖直剖视图(图1B)；

图2示出了在晶体管器件中的漏极电极和雪崩旁通结构之间的电连接的一个实施例；

图3示出了在晶体管器件中的漏极电极和雪崩旁通结构之间的电连接的另一个实施例；

图4示出了在晶体管器件中的漏极电极和雪崩旁通结构之间的电连接的另一个实施例；

图5示出了在晶体管器件中的漏极电极和雪崩旁通结构之间的电连接的另一个实施例；

图6示出了晶体管器件的实施例的顶视图，该晶体管器件包括多个栅极电极和多个场电极；

图7示出了包括多个晶体管单元的晶体管器件的实施例的顶视图；

图8示出了在晶体管器件中的漏极电极和雪崩旁通结构之间的电连接的实施例，该晶体管器件包括多个晶体管单元；

图9示出了包括多个晶体管单元的晶体管器件的另一个实施例的顶视图；

图10A至图10G示出了制造晶体管器件的方法的一个实施例；

图11A至图11E示出了制造晶体管器件的方法的另一个实施例；

图12A至图12D示出了形成雪崩旁通结构的接触插塞的方法的一个实施例。

具体实施方式

在下面的详细描述中，参考了附图。附图构成说明书的一部分，并且通过该描述示出了本发明如何实践的特定实施例。应当理解的是，除非另行特别指出，否则在此描述的各种不同实施例的特征可以彼此组合。

根据一实施例，图1A示出了立体剖视图，并且图1B示出了晶体管器件的一个晶体管单元10的竖直剖面图。参考图1A和图1B，晶体管单元10包括在半导体主体100中的第一掺杂类型的漂移区11、第一掺杂类型的源极区12，第二掺杂类型的体区13以及第一掺杂类型的漏极区14。体区13布置在源极区12和漂移区11之间，并且漂移区11布置在体区13和漏极区14之间。源极区12和漏极区14在半导体主体100的第一横向方向x上被间隔开。

根据一个实施例，源极区12与体区13相邻，并且体区13与漂移区11相邻。由于体区13和漂移区11具有互补的掺杂类型，在体区13和漂移区11之间存在pn结。在图1A中所示的实施例中，漏极区14与漂移区11相邻。然而，这仅仅是一个示例。根据另一个实施例(未示出)，与漏极区14和漂移区11相同的掺杂类型的场停止区域比漂移区11更高浓度地掺杂，并且布置在漂移区11和漏极区14之间。

半导体主体100可包括常规的半导体材料，譬如，例如，硅(Si)、碳化硅(SiC)、砷化镓(GaAs)、氮化镓(GaN)等。如果半导体主体100由硅构成，则各器件区的掺杂浓度可以如下。例如，在具有由Si构成的半导体主体100的晶体管器件中，漂移区11的掺杂浓度选自1E12cm^-3至1E14cm^-3范围中，源极区12的掺杂浓度选自1E19cm^-3至1E21cm^-3范围中，漏极区14的掺杂浓度选自1E19cm^-3至1E21cm^-3范围中，以及体区13的掺杂浓度选自1E14cm^-3至1E18cm^-3范围中。

参照图1A和图1B，晶体管器件10还包括栅极电极21(图1B中以点状线表示其在图1B所示的剖面A-A之外)。栅极电极21与体区13邻近并且通过栅极电介质22与体区13介电绝缘。在第一横向方向x上，栅极电极21从源极区12延伸到漂移区11，以使得它能够控制体区13中的沿位于源极区12和漂移区11之间的电介质22的导电沟道。在图1A和1B所示的实施例中，栅极电极21是沟槽电极。也就是说，栅极电极21被布置于在半导体主体100的竖直方向z上自第一表面101延伸的沟槽中。栅极电极可以包括通常的栅极电极材料。栅极电极材料的示例包括但不限于金属、硅化物以及高掺杂的多晶硅的半导体材料(譬如多晶硅)。栅极电介质可包括常规的栅极介电材料。栅极介电材料的示例包括但不限于氧化物、氮化物以及氧化物和氮化物的组合。

参见图1A和图1B，晶体管单元10还包括场电极31。该场电极31布置在漂移区11中并且通过电介质32与漂移区11介电绝缘。参见图1A和图1B，场电极31可以被实现为细长的电极，该细长的电极在第一横向方向x上可以具有漂移区11在在第一横向方向x上的长度的至少50％、至少70％或至少90％。漂移区11在第一横向方向x上的长度是体区13和漏极区14(或者可选的场截止区)之间在第一横向方向x上的距离。特别地，漂移区11的长度取决于晶体管器件的所期望的电压阻断能力。例如，该晶体管器件被设计为具有选自10V至100V范围内的电压阻断能力。该场电极可以包括常规的场电极材料。该场电极材料的示例包括但不限于金属、硅化物以及高掺杂的多晶硅的半导体材料(例如多晶硅)。该场电极的电介质可以包括常规场电极介电材料。该场电极的介电材料的示例包括但不限于氧化物、氮化物以及氧化物和氮化物的组合。

晶体管单元10还包括电连接至源极区12的源极电极41，以及电连接至漏极区14的漏极电极42。在图1A和1B所示的实施例中，源极电极41和漏极电极42均被布置在半导体主体100的沟槽中，并且在第一横向方向x上分别与源极区12和漏极区14相邻。源极电极41电耦合到晶体管器件的源极节点S，漏极电极41电耦合到漏极节点D，并且栅极电极21电耦合到栅极节点G。这些源极、漏极和栅极节点S、D、G仅在图1A和1B中示意性地示出。场电极31可以电连接至源极节点G或栅极节点S。

根据一个实施例，源极电极41还连接至体区13。在图1A和1B所示的实施例中，存在第二掺杂类型的连接区15将体区13电连接至源极电极41。在本实施例中，连接区15在竖直方向z上位于源极区41和体区13的下方，并且邻接源极电极41和体区13。在第一横向方向x上，该连接区15沿源极区12自源极电极41延伸至体区13。根据一个实施例，连接区15在第一横向方向x上延伸超过体区13并进入漂移区11中，但是分别与场电极31和场电极电介质32间隔开。

根据一个实施例(在图1A中以短划线示出)，至少有一个另外的连接区15’将源极电极41连接至体区13。该另外的连接区15’在第一横向方向上与源极电极41相邻。在竖直方向z中，该另外的连接区15’可以向下延伸至连接区15，或与连接区15间隔开。

晶体管器件可实现为n型晶体管器件或p型晶体管器件。在第一种情况下，第一掺杂类型(漂移区11、源极区12和漏极区14的掺杂类型)是n型，并且第二掺杂类型(体区的13和连接区15的掺杂类型)是p型。在第二种情况下，第一掺杂类型是P型并且第二掺杂类型是n型。此外，该晶体管器件可被实现为增强型器件或耗尽型器件。在增强型器件中，第二掺杂类型的体区13与栅极电介质22相邻。在第二种情况下，在栅极电介质22和体区13之间存在第一掺杂类型的沟道区13’(图1A中以虚线示出)。

晶体管器件可以以常规方式运行。也就是说，晶体管器件可以通过施加适当的驱动电压至栅极电极G来被导通和关断。当施加到栅极电极G的驱动电压使得在体区13中存在沿源极区12和漂移区11的栅极电介质的导通沟道时，该晶体管器件处于导通状态。当施加到栅极电极G的驱动电压使得在体区13中源极区12和漂移区11之间的导通沟道被切断时，该晶体管器件处于截止状态。在截止状态，空间电荷区(耗尽区)可以在漂移区11中自位于主体区13和漂移区11之间的pn结扩展。例如，在n型晶体管器件中，当漏极节点D和源极节点S之间施加有正向电压时并且当晶体管器件处于截止状态时，空间电荷区在漂移区11中扩展。该空间电荷区与漂移区11中的电离的掺杂剂原子的相关联(在n型漂移区11中，这些电离的掺杂剂原子是带正电的)。通过体区13和场电极31来提供漂移区11中的电离的掺杂剂原子的反电荷。当施加在漏极节点D和源极节点S之间的电压使得体区13和漂移区之间的pn节处的电场达到临界水平(通常被称为临界电场E_crit)时，该pn结处可能发生雪崩击穿。在可能发生这样的雪崩击穿时的漏极节点D和源极节点S之间的电压的电压电平尤其取决于漂移区11的掺杂浓度、漂移区11在第一横向方向x上的长度、场电极31的具体实施方式等等。

然而，在体区13和漂移区11之间的pn结处发生雪崩击穿是非常不希望的。雪崩击穿与流经漂移区11的电荷载子相关联。这些电荷载子通常被称为热电荷载子。这些热电荷载子可能会进入场电极的电介质32中，当所述雪崩击穿结束时(即当该晶体管器件是未被偏置时)，热电荷载子可以残留在电介质32中。残留在场电极的电介质32中的那些电荷载子可能对晶体管器件的开关行为具有不利的影响。特别地，那些电荷载子可以导通状态下的晶体管器件的导通电阻。该导通电阻为该晶体管器件处于导通状态下源节点S和漏极节点D之间的晶体管器件的电阻。

为了防止在体区13和漂移区11之间的pn结处发生雪崩击穿，晶体管器件包括耦合在源极电极41和漏极电极42之间的雪崩旁通结构。该雪崩旁通结构被配置为：在晶体管器件的截止状态下，当漏极电极D和源极电极S之间的电压增加，但在体区13与漂移区11之间的雪崩击穿发生前，对漏极区15进行旁通。也就是说，雪崩旁通结构的击穿电压比体区13和漂移区11之间的pn结的击穿电压低。雪崩旁通结构的击穿电压是漏极节点D和源极节点S之间的电压的电压电平，在该电压电平下，雪崩旁通结构在晶体管器件的关断状态下开始对漂移区11进行旁通。

参照图1A和1B，雪崩旁通结构被耦合在源极电极41和漏极电极42(源极节点S和漏极节点D)之间，并且包括第一掺杂类型的第一半导体层17和第二半导体层18。在第一横向方向x上，第一和第二半导体层17、18中的每一个均可以从源极电极41的下方延伸到漏极电极42的下方。第二半导体层18具有比第一半导体层17更高的掺杂浓度。例如，第二半导体层18的掺杂浓度选自1E18cm^-3至1E22cm^-3之间的范围，并且第二半导体层17的掺杂浓度选自1E12cm^-3至1E17cm^-3之间的范围。

第一半导体层17布置在第二半导体层18和漂移区11之间。在图1A和1B所示的实施例中，第一半导体层17与漂移区11相邻。然而，这仅仅是一个示例。根据另一个实施例(未示出)，绝缘层(例如氧化物)被布置在漂移区11和第一半导体层17之间。此外，第一半导体层17经由pn结耦合到源极电极41。在本实施例中，pn结形成在连接区15和第一半导体层17之间。参照前述，连接区15电连接至源极电极41。可选地，为了提供源极电极41和连接区15之间的欧姆接触，该连接区15包括高掺杂的接触区16(在图1A和图1B中以点状线示出)。此外，漏极电极42电耦合至第二半导体层18。漏极电极42和第二半导体层18之间的电耦合是通过在图1A和1B中示出的实施例中的电阻器R来表示的。漏极区42和第二半导体层18之间的这种电耦合能够以多种不同的方式实现，其中的某些实施方式将在下面做进一步说明。

下面对雪崩旁通结构的运行的一种方式进行说明。仅仅是为了说明的目的，假定该晶体管器件是n型晶体管器件。在这种情况下，第一和第二半导体层17、18是n型掺杂的，并且连接区15是p型掺杂的。为了说明的目的，进一步假设该晶体管器件处于截止状态且漏极节点D和源极节点S之间电压的电压电平增加了。凭借漏极电极42至第二半导体层18的耦合，在第二半导体层18中的电势基本上分别对应于在漏极电极42和漏极节点D处的电势。漏极节点D和源极节点S之间的电压反向偏置源极电极41和第一半导体层17之间的pn结(即连接区15和第一半导体层17之间的pn结)。当漏极节点D和源极节点S之间的电压使得该pn结处的电场幅度达到临界水平时，在该pn结处的雪崩击穿发生。该雪崩击穿引起经过连接区15、第一半导体层17的在源极电极41和漏极电极42之间的电流。在连接区15和第二半导体层18之间，该电流基本上在竖直方向z上流动。特别地，该雪崩旁通结构的击穿电压取决于第一半导体层17的掺杂浓度以及pn结和第二半导体层18之间的距离d。在图1A和1B中示出的实施例中，该距离d基本上相应于第一半导体层17在竖直方向Z上的尺寸。然而，这仅仅是一个示例。漏极电极42如何连接至第二半导体层18的方式主要限定了在雪崩击穿已经发生后的雪崩旁通结构的电阻。

根据一个实施例(在图1A和图1B中以点状线示出)，连接区16延伸进第一半导体层17中。在此情况下，距离d小于第一半导体层17在竖直方向z上的尺寸(厚度)。根据一个实施例，场电极31和场电极电介质32仅布置在漂移区11中。根据另一实施例，场电极31和场电极电介质32延伸到第一半导体层17中。

图2至5中示出了漏极电极42如何能够连接至第二半导体层18的一些实施例。这些附图中的每一个均示出了半导体主体100的布置漏极电极42的区域的竖直剖视图。

参看图2，在半导体主体100的竖直方向z上，漏极电极42可以延伸穿过第一半导体层17进入到第二半导体层18中。在该实施例中，漏极电极42直接连接至第二半导体层18。可选地，绝缘层43布置在漏极电极42和第一半导体层17之间，并且在这些区域中，漏极电极42延伸穿过第一半导体层17。

根据另一实施例，如图3所示，漏极电极42在竖直方向z上延伸进入第一半导体层17中但是远离第二半导体层18。在该实施例中，漏极电极42经由第一半导体层17的位于漏极电极42和第二半导体层18之间的部分电耦合至第二半导体层17。根据一个实施例，漏极电极42通过高掺杂的接触区19电连接至第一半导体层17，该接触区19提供了漏极电极42和第一半导体层17之间的欧姆接触。该接触区19的掺杂浓度可以与漏极区14的掺杂浓度相对应，或者与漏极区14的掺杂浓度不同。

根据另一实施例，如图4所示，漏极电极42和漏极节点D分别经由接触插塞44电连接至第二半导体层18。接触插塞44从第一表面101延伸进第一半导体层17中(类似于图3中示出的漏极电极42)，或穿过第一半导体层17延伸进第二半导体层18中(类似于图2中示出的漏极电极42)。也就是说，接触插塞44可以直接接触第二半导体层18(如用在图4中以实线表示的)，也可以经由第一半导体层17的一部分与第二半导体层18接触(如图4中以点状线表示的)。高掺杂的接触区19在竖直方向z上可以沿着接触插塞44延伸。漏极电极42电连接至接触插塞44。图4原理性地示出了这个电连接。根据一个实施例，漏极电极42通过布置在半导体主体100的第一表面101上的线路布置(未示出)来电连接至接触插塞44。

根据另一实施例，如图5所示，接触插塞44通过高掺杂接触区19连接至第一半导体层17，并且通过第一半导体层17和第一表面101之间的区域中的绝缘层45与半导体主体100介电绝缘。在图1A至图5中所示出的每一个实施例中，漂移区11与漏极电极42至少通过漏极区14间隔开，以当晶体管器件处于截止状态时，防止漏电流时。

图6示出了根据实施例的一个晶体管单元10的顶视图。在本实施例中，晶体管单元包括多个在第二横向方向y上相互间隔开的栅极电极，第二横向方向y竖直于第一横向方向x。这些栅极电极21中的每一个都连接至栅极节点G(图6中未示出)。此外，晶体管单元10包括多个场电极31。这些场电极31在第二横向方向y相互间隔开。在图6中示出的实施例中，栅极电极21比场电极31多。然而，这仅仅是一个示例。实现具有相同数量的栅极电极21和场电极31的晶体管单元10也是可能的。甚至是，将晶体管单元10实现为场电极31比栅极电极21多。

图7示出了包括两个晶体管单元101、102的晶体管器件的顶视图。晶体管单元101、102中的每一个均能够被如以上结合图1至图6中的晶体管单元10所说明地实现。在图7所示的实施例中，两个晶体管单元101，102共用漏极电极42。即，这些晶体管单元101、102中的每一个的漏极区14与漏极电极42相邻。为此，该两个晶体管单元101、102相对于通过漏极电极42的轴轴向地对称。漏极电极42以前述的方式电连接至第二半导体层18。在图7中，仅示出了漏极电极42。

根据另一实施例，如图8所示，每个晶体管单元101，102包括一个漏极电极42，其中，该漏极电极42经由接触插塞44连接至第二半导体层18。在该实施例中，两个晶体管单元(图8中仅示出了漏极电极42)通过一个共同的接触插塞44被连接至第二半导体层18。接触插塞44可以如结合图4所说明(见图8)地被实现或如结合图5所说明地被实现。

根据图9中示出的另一实施例，晶体管器件包括多个晶体管单元101、10n。只有源自这些晶体管单元的源极区12、体区13和源极和漏极41、42在图9中示出。在本实施例中，各晶体管单元101-10n被布置为使得两个相邻的晶体管单元101-10N共用一个源极电极以及两个(其它)相邻的晶体管单元共用一个漏极电极42(如图9所示)或者以参照图8所描述的方式共用接触插塞44(未示出)。晶体管器件可以包括几百个晶体管单元，或更多。例如，该晶体管器件可包括高达几百万个晶体管单元。

用于产生在如前述的晶体管器件中的一个晶体管单元的方法的一个实施例参照图10A-10G在下面进行说明。图10A-10G中的每一个均示出在该方法的单个的过程步骤期间半导体主体100的竖直剖面图。

参考图10A，该方法包括提供具有第二半导体层18、第一半导体层17和第三半导体层11’的半导体主体100。该第三半导体层11’的部分形成成品半导体器件中的漂移区11。第二层18可以是半导体衬底，并且第二层17和第三层11’可以是生长在衬底18上的外延层。

该方法还包括在第三半导体层11’中形成第一沟槽110和在第一沟槽110的侧壁和底部上形成场电极电介质32。在竖直方向z上，第一沟槽110可延伸进第一半导体层17中。根据另一个实施例(未示出)，第一沟槽110被形成为使得该沟槽的底部处于第三半导体层11’中，因此，与第一半导体层117隔开。形成第一沟槽110可以包括使用蚀刻掩模(未示出，譬如，各向异性蚀刻过程)的常规的蚀刻过程。该场电极的电介质32可以由沉积介电层和/或由对第一沟槽的侧壁和底部进行热氧化来形成。根据一个实施例，形成场电极的电介质32包括对第一沟槽110的侧壁和底部进行热氧化以形成氧化层，以及在氧化物层上沉积介电层。形成场电极的电介质32还可以包括形成半导体主体100的第一表面101上的场电介质32。第一表面101上的场电极的电介质32在图10A中以短划线示出。

参看图10B，该方法还包括在第一横向方向x上形成与场电极电介质32隔开的第二掺杂类型的掺杂区13。在完成的器件中，掺杂区13’的部分形成体区13并且其它部分形成接触区16。形成该掺杂区13’可包括注入过程，在该注入过程中，掺杂的原子经由第一表面101注入到注入半导体主体100中。注入掩模200覆盖第一沟槽101，并且覆盖需要保护不被注入的半导体主体100的那些区域。第三半导体层11’的、掺杂原子未在此注入过程注入的区域形成晶体管器件的漂移区11。在图10B所示的实施例中，掺杂原子注入到第三半导体层11’中并进入第一半导体层17的部分。然而，这仅仅是一个示例。将掺杂原子基本上仅注入到第三半导体层11’中也是可能的。除了注入掺杂剂原子，形成体区13包括激活过程(退火过程)，在该过程中，注入的掺杂原子被电激活。根据一个实施例，仅存在一个激活过程激活体区13的掺杂剂原子并且激活在如下描述的其它注入过程中注入的掺杂剂原子。也就是说，可能在多个注入过程后存在共同的退火过程。

参考图10C，该方法还包括形成第二沟槽120和第三沟槽130。第二沟槽120用于容纳栅极电极21和栅极电介质22，并且第三沟槽130用于容纳源极电极41。形成这些第二和第三沟槽120、130可以包括使用蚀刻掩模的常规蚀刻过程。根据一个实施例，参照图10B进行描述的注入掩模200形成了该蚀刻掩模的一部分。该蚀刻掩模的另一部分300形成在半导体主体100的将要保护免于蚀刻的那些区域上。根据另一实施例，去除注入掩模200，并形成类似于图10C中示出的掩模200、300的一蚀刻掩模。

在图10C中示出的实施例中，第一沟槽110(其由掩模层200覆盖)和第二沟槽120成一直线，也就是说，它们位于一个并且相同的竖直剖面上。然而，这仅仅是一个示例，并且用来说明该方法。参照图6，这些沟槽以及位于其中的栅极电极21和场电极31也可以相对彼此在方向y上偏移。

参看图10D，该方法还包括在第二沟槽120中形成栅极电介质22和栅极电极21。形成栅极电介质22可以包括沉积介电层和/或对第二沟槽120的侧壁和底部进行热氧化。根据一个实施例，形成栅极电介质22包括对第二沟槽120的侧壁和底部进行热氧化以形成氧化层，以及在氧化物层上沉积介电层。形成栅极电极21可以包括对在以栅极电极材料(例如重掺杂多晶半导体材料，例如，多晶硅)形成栅极电介质22后剩余的第二沟槽120的那些部分进行填充。该方法还包括形成场电极31。栅极电极21和场电极31可通过共同的处理步骤来形成。即，在形成栅极电极21前去除掩模层200，从而使得当在第二沟槽120中形成栅极电极21时，在第一沟槽110中形成场电极31。根据一个实施例，掩模层200在形成栅极电介质22之前被去除。在这种情况下，在形成栅极电介质22时，可以在第一沟槽110中的电介质层32上形成介电层。在本实施例中，这些介电层形成场电极的电介质32。当形成栅极电介质22时，也可在第三沟槽130的侧壁和底部上形成介电层22’。

当形成栅极电极21时，可以用电极材料21’来填充第三沟槽130。参看图10E，该电极材料21’从第三沟槽130被去除，并且该半导体主体100的第一表面101、栅极电极21和场电极被另一个注入掩模400覆盖。此外，第一掺杂类型的掺杂剂原子被至少注入到第三沟槽130的侧壁，以形成第三沟槽130和栅极电介质22之间的源极区12。第三沟槽中的介电层22’在该注入过程中可以作为散射层。然而，在该注入过程前，也可能去除介电层22’。在此注入过程中，第一掺杂类型的掺杂原子也可注入到第三沟槽130的底部。

在图10E中示出的过程中，用第一掺杂类型的掺杂剂对掺杂区13’的位于第三沟槽130和栅极电介质22之间的部分进行掺杂，以形成源极区12。掺杂区13’的在第二横向方向y上邻近栅极电介质22的那些部分在此过程未被掺杂，并且形成成品器件的体区13。等同地，掺杂区13’的在竖直方向z上基本上低于栅极电介质的那些部分在此过程中未被掺杂。这些部分构成成品器件中的连接区15的一部分。

在接下来的方法步骤中，如图10F所示，第二掺杂类型的掺杂原子注入到第三沟槽130的底部以形成位于第三沟槽130的底部和连接区15之间的接触区16。

参考图10G，源极电极41形成在第三沟槽130中。在形成源极电极41之前，电介质层22’被去除。可选地，在形成源极电极41之前，接触层被沉积在第三沟槽130底部和侧壁上。该接触层可以包括硅化物，譬如，例如硅化钛。

下面结合图11A至11E来说明用于形成漏极电极42的方法的一个实施例。图11A至11E分别在图10A、10C、10E、10F和10G旁边示出。

参看图11A，形成漏极电极可以包括在第一表面101中形成第四沟槽140。形成第四沟槽140可以包括使用与形成第一沟槽110相同的工艺。此外，对应于场电极的电介质32的介电层141形成在第四沟槽140中。

参看图11B，在进一步的处理步骤中，第四沟槽140被较深地蚀刻进半导体主体100中，从而导致较深的第四沟槽140’。这些工艺步骤可以是与蚀刻第二和第三沟槽120、130相同的工艺步骤。在蚀刻较深的第四沟槽140之前，电介质层141从第四沟槽140的侧壁和底部去除。也就是说，在形成用于蚀刻第二、第三沟槽的蚀刻掩模200、300后，介电层141可以在第四沟槽140中被蚀刻。在此过程中，沿着第一表面101的可选的介电层(在图10B中以短划线示出)在未被蚀刻掩模200、300覆盖的部分中被去除。未被蚀刻掩模200、300所覆盖的部分是第二和第三沟槽120、130将要被蚀刻的部分。

然后可以与第三沟槽130同样的方式处理较深的第四沟槽140’。也就是说，对应于栅极电介质22的电介质层可以形成在较深的第四沟槽140中，并且第四沟槽140’可填充有电极，该电极之后被去除。

图11C示出了在形成电介质层并去除电极后的较深的第四沟槽140’。在将源极区120提供为邻近第三沟槽130的相同处理步骤中，掺杂剂原子可以被注入到较深的第四沟槽140’的侧壁和底部中，以在第一半导体层17中形成如前述的接触区19。在将接触区16产生于第三沟槽130下面的处理步骤中，较深的第四沟槽140’可以由保护层覆盖。

最后，如图11D所示，电介质层142被从较深沟槽140’去除，并且漏极电极42形成在较深的沟槽140’中。在从第三沟槽130去除电介质层22’以及形成源极电极41的相同的处理步骤可以用来从较深的沟槽140’去除电介质层142，并形成漏极电极42。

参照图4和8，可以将漏极电极42形成为主要位于第一半导体层17上，并且不显著地延伸到第一半导体层17中。这种漏极电极42能够以基于参照图11A-11E说明的方法的方法来形成，并且不同处在于参考图11A说明的蚀刻过程被省略了。也就是说，用于产生第一沟槽110的蚀刻掩模覆盖了将要产生漏极电极42的那些区域，从而图11A中示出的第四沟槽140未产生。容纳漏极电极42沟槽形成在形成第二和第三沟槽120、130的过程步骤。这些是在图10C和11B中示出的处理步骤，然而与图11B不同的是在后续的漏极电极区的蚀刻过程不用于使第四沟槽140延伸得较深，而是用于形成对应于第二和第三沟槽120、130的沟槽。

如图4和图8所示，在漏极电极42不延伸到第一半导体层17中的实施例中，雪崩旁通结构可以包括至少延伸到第一半导体层17中的接触插塞44。参考图12A-12D来说明用于形成该接触插塞44的方法的一个实施例。这些附图示出了在形成接触插塞44的区域中半导体主体100的竖直剖视图。在这些图中并未示出诸如漏极电极42之类的其他器件结构。

参考图12A，该方法包括形成第五沟槽150，以及在第五沟槽150的侧壁和底部形成介电层151’。第五沟槽150和介电层151’形成在第三半导体层11’中并且可以由与形成第一沟槽110和场电极绝缘体32相同的参照图10A进行说明的处理步骤来形成成来形成。

参考图12B，该方法还包括在第五沟槽150的底部形成第六沟槽160。该第六沟槽160可以由参考图10C进行说明的与形成第二沟槽120和第三沟槽130相同的过程步骤来形成。因此，蚀刻掩模200、300可以用于蚀刻第二沟槽120、第三沟槽130和第六沟槽160。该第六沟槽160可以被形成为延伸进第二半导体层18中(如所示)，或者具有与第二半导体层18相间隔的底部。

参照图12C，该方法还包括沿侧壁和下面的第六沟槽的底部形成接触区19。接触区19可以由参照图10E说明的沿第二沟槽120的侧壁形成源极区12的相同的处理步骤来形成。在图12C中，标号400表示形成参照图10E说明的注入掩模。此外，如图12D所示，该方法包括在去除上述注入掩模后，形成第五和第六沟槽400沟槽中的接触插塞44。该接触插塞44可以由与参照图10G说明的形成源极电极41相同的处理步骤来形成。