工作于860～960MHz的CMOS全集成UHF RFID读写器射频接收前端电路

摘要

本发明公开了一种工作于860～960MHz的CMOS全集成UHF？RFID读写器射频接收前端电路，该电路由四输入的交叉耦合差分低噪声放大器LNA、I路下混频器DM1、Q路下混频器DM2、I路低通滤波器LPF1、Q路低通滤波器LPF2及正交上混频器构成，其中正交上混频器包括I路上混频器UM1、Q路上混频器UM2和加法器ADDER。本发明将载波泄漏和标签信号下混频到低频，然后经低通滤波器去除标签信号，保留直流量，经上混频器将直流量变频到载波频段，与含有载波泄漏的标签信号通过差分低噪声放大器，抵消载波泄漏信号并放大标签信号。在10dBm载波泄漏情形下，整个860～960MHz工作频段，转换增益高于26dB，噪声系数小于24dB，灵敏度优于-86dBm，载波泄漏抵消所用时间小于15μs，满足UHF？RFID所有通信速率的需求。

说明书

技术领域

本发明属于UHFRFID读写器集成电路设计的技术领域，涉及一种具有载波泄漏抵消功能并工作于860~960MHz的CMOS全集成UHFRFID读写器射频接收前端电路。

背景技术

近些年，背散射射频系统以其低成本高集成度受到广泛的关注和研究。而RFID系统是其中最著名的应用。由于其高灵活性和可编程性，RFID技术被广泛的用于医药、建筑、安全、运输和军事等领域。UHFRFID是一种识别距离在数米以上的自动识别技术，具有快速、抗干扰、安全、相对较长距离等优点，被认为会在不久的将来替代条形码技术。

在UHFRFID系统中，作为数据处理终端与标签之间数据传输中介的读写器设计一般采用分立元件构建，由于设备成本高、便携性差、功耗大等缺点制约了UHFRFID技术的进一步发展。随着集成电路工艺的不断发展，以CMOS工艺或BiCMOS工艺实现的集成读写器芯片成为未来技术的发展方向。

UHFRFID为了读取无源标签，需由读写器发射连续载波为标签提供能量，标签背散射调制其存储数据，使得读模式下的接收机射频前端存在很高的载波泄漏(10dBm)；由于和期望信号频率非常接近(40-600kHz)，该带内载波泄漏很难被滤除，严重限制了射频识别读写器芯片的灵敏度。另外，该载波泄漏会使接收机增益下降甚至直接饱和，阅读器无法正常工作。

随着标签低功耗技术的不断改进，无源标签的灵敏度已达到-18.5~-20dBm，读写器为了最大程度地利用无源标签的灵敏度，增加UHFRFID系统的通讯距离，读写器读模式灵敏度理论计算值约为-75dBm，考虑到天线失配、环境反射及衍射等非理想因素影响，可靠的读模式接收机灵敏度应达到-85dBm~90dBm。载波泄漏正是制约读写器芯片读模式灵敏度的重要因素，为了改善读写器读模式灵敏度，提升读写器与标签之间的通讯距离，必须对载波泄漏信号进行抵消。

发明内容

本发明的目的是提出一种基于0.18umRFCMOS工艺技术，具有载波泄漏抵消功能并工作于860~960MHz的CMOS全集成UHFRFID读写器射频接收前端电路。

实现本发明目的的具体技术方案是：

一种工作于860~960MHz的CMOS全集成UHFRFID读写器射频接收前端电路，是由MOSFET器件和无源器件相结合组成的电路，其结构由四输入的交叉耦合差分低噪声放大器LNA，I/Q路下混频器DM1/DM2，I/Q路低通滤波器LPF1/LPF2，I/Q路上混频器UM1/UM2和加法器ADDER构成，具体形式为：

信号输入端RFIN与单端转差分巴伦balun的输入端相连，差分低噪声放大器LNA的第一正输入端口2与单端转差分巴伦balun输出的一端相连，差分低噪声放大器LNA的第二正输入端口3与单端转差分巴伦balun输出的另一端相连，差分低噪声放大器LNA的第一负输入端口1与加法器ADDER的正输出端口45相连，差分低噪声放大器LNA的第二负输入端口4与加法器ADDER的负输出端口46相连，差分低噪声放大器LNA的差分正、负输出端口5、6分别与I路下混频器DM1的射频差分正、负输入端口7、8和Q路下混频器DM2的射频差分正、负输入端口10、9相连，在I路下混频器DM1的本振正、负输入端口11、12处接入I路本振信号LOI，I路下混频器DM1的中频差分正、负输出端口16、15构成I路输出OUTI；在Q路下混频器DM2的本振正、负输入端口13、14处接入Q路本振信号LOQ，Q路下混频器DM2的中频差分正、负输出端口18、17构成Q路输出OUTQ；I路低通滤波器LPF1的差分输入端口19、20分别与I路下混频器DM1的中频差分正、负输出端口16、15相连，在I路低通滤波器LPF1的时钟信号输入端口23处接入时钟信号CLK，I路低通滤波器LPF1的差分输出端口25、26分别与I路上混频器UM1的基带差分正、负输入端口29、30相连，Q路低通滤波器LPF2的差分输入端口21、22分别与Q路下混频器DM2的中频差分负、正输出端口17、18相连，Q路低通滤波器LPF2的时钟信号输入端口24处接入时钟信号CLK，Q路低通滤波器LPF2的差分输出端口27、28分别与Q路上混频器UM2的基带差分负、正输入端口31、32相连；在I路上混频器UM1的本振正、负输入端口33、34处接入I路本振信号LOI，I路上混频器UM1的射频差分输出端口37、38分别与加法器ADDER的差分输入端口41、42相连；在Q路上混频器UM2的本振正、负输入端口35、36处接入Q路本振信号LOQ，Q路上混频器UM2的射频差分输出端口39、40分别与加法器ADDER的差分输入端口43、44相连；加法器ADDER的差分正、负输出端口45、46分别与差分低噪声放大器LNA的第一第二负输入端口1、4相连。

所述四输入的交叉耦合差分低噪声放大器LNA由NMOSFET器件和无源器件相结合组成的全差分放大电路，其具体形式为：

第一晶体管M1的栅极与第一偏置电路VB1相连，第一晶体管M1的源极与地线相连，第一晶体管M1的漏极与第二晶体管M2的源极、第三晶体管M3的源极相连，第二晶体管M2的栅极与电阻R1、电容C1一端相连，电容C1的另一端和电阻R3一端、第二正输入端口3相连，电阻R1的另一端与第二偏置电路VB2相连，第二晶体管M2的漏极与第十一晶体管M11的源极相连；第三晶体管M3的栅极与电阻R2、电容C2一端相连，电容C2的另一端与第二负输入端口4相连，电阻R2的另一端与第二偏置电路VB2相连，第三晶体管M3的漏极与第十晶体管M10的源极相连；第四晶体管M4的栅极与第一偏置电路VB1相连，第四晶体管M4的源极与地线相连，第四晶体管M4的漏极与第五晶体管M5的源极、第六晶体管M6的源极相连，第五晶体管M5的栅极与电阻R4、电容C3一端相连，电容C3的另一端与电阻R3的另一端、第一正输入端口2相连，电阻R4的另一端与第二偏置电路VB2相连，第五晶体管M5的漏极与第十晶体管M10的源极相连；第六晶体管M6的栅极与电阻R5、电容C4一端相连，电容C4的另一端与第一负输入端口1相连，电阻R5的另一端与第二偏置电路VB2相连，第六晶体管M6的漏极与第十一晶体管M11的源极相连；第七晶体管M7的栅极与控制信号b1相连，第七晶体管M7的源极与地线相连，第七晶体管M7的漏极与电容C5一端相连，电容C5的另一端与负输出端口6相连,第八晶体管M8的栅极与控制信号b2相连，第八晶体管M8的源极与地线相连，第八晶体管M8的漏极与电容C6一端相连，电容C6的另一端与负输出端口6相连，第九晶体管M9的栅极与控制信号b3相连，第九晶体管M9的源极与地线相连，第九晶体管M9的漏极与电容C7一端相连，电容C7的另一端与负输出端口6相连；第十二晶体管M12的栅极与控制信号b3相连，第十二晶体管M12的源极与地线相连，第十二晶体管M12的漏极与电容C8一端相连，电容C8的另一端与正输出端口5相连，第十三晶体管M13的栅极与控制信号b2相连，第十三晶体管M13的源极与地线相连，第十三晶体管M13的漏极与电容C9一端相连，电容C9的另一端与正输出端口5相连，第十四晶体管M14的栅极与控制信号b1相连，第十四晶体管M14的源极与地线相连，第十四晶体管M14的漏极与电容C10一端相连，电容C10的另一端与正输出端口5相连；第十晶体管M10的栅极与电源线VDD相连，第十晶体管M10的漏极与电容C11、差分电感L1一端、负输出端口6相连，电容C11的另一端与电源线VDD相连，第十一晶体管M11的栅极与电源线VDD相连，第十一晶体管M11的漏极与电容C12、差分电感L1的另一端、正输出端口5相连，电容C12的另一端与电感L1的中间抽头、电源线VDD相连。

所述I路下混频器DM1是由MOSFET器件和无源器件相结合组成的双平衡有源混频器，其具体形式为：

第十五晶体管M15的栅极与电阻R6、电容C13一端相连，电容C13的另一端与射频差分正输入端口7相连，电阻R6的另一端与第三偏置电路VB3相连，第十五晶体管M15的源极与地线相连，第十五晶体管M15的漏极与第十七晶体管M17的源极、第十八晶体管M18的源极相连；第十六晶体管M16的栅极与电阻R7、电容C14一端相连，电容C14的另一端与射频差分负输入端口8相连，电阻R7的另一端与第三偏置电路VB3相连，第十六晶体管M16的源极与地线相连，第十六晶体管M16的漏极与第十九晶体管M19的源极、第二十晶体管M20的源极相连；第十七晶体管M17的栅极与本振负输入端口12相连，第十七晶体管M17的漏极与第二十一晶体管M21的漏极、第十九晶体管M19的漏极、电阻R8一端、中频差分正输出端口16相连；第十八晶体管M18的漏极与第二十二晶体管M22的漏极、第二十晶体管M20的漏极、电阻R9一端、中频差分负输出端口15相连，第十八晶体管M18的栅极与本振正输入端口11相连；第十九晶体管M19的栅极与本振正输入端口11相连；第二十晶体管M20的栅极与本振负输入端口12相连；第二十一晶体管M21的栅极与第二十二晶体管M22的栅极、电阻R8的另一端、电阻R9的另一端相连，第二十一晶体管M21的源极与电源线VDD相连，第二十二晶体管M22的源极与电源线VDD相连。

所述Q路下混频器DM2是由MOSFET器件和无源器件相结合组成的双平衡有源混频器，其具体形式为：

第二十三晶体管M23的栅极与电阻R10、电容C15一端相连，电容C15的另一端与射频差分正输入端口10相连，电阻R10的另一端与第三偏置电路VB3相连，第二十三晶体管M23的源极与地线相连，第二十三晶体管M23的漏极与第二十五晶体管M25的源极、第二十六晶体管M26的源极相连；第二十四晶体管M24的栅极与电阻R11、电容C16一端相连，电容C16的另一与端射频差分负输入端口9相连，电阻R11的另一端与第三偏置电路VB3相连，第二十四晶体管M24的源极与地线相连，第二十四晶体管M24的漏极与第二十七晶体管M27的源极、第二十八晶体管M28的源极相连；第二十五晶体管M25的栅极与本振负输入端口14相连，第二十五晶体管M25的漏极与第二十九晶体管M29的漏极、第二十七晶体管M27的漏极、电阻R12一端、中频差分正输出端口18相连；第二十六晶体管M26的漏极与第三十晶体管M30的漏极、第二十八晶体管M28的漏极、电阻R13一端、中频差分负输出端口17相连，第二十六晶体管M26的栅极与本振正输入端口13相连；第二十七晶体管M27的栅极与本振正输入端口13相连；第二十八晶体管M28的栅极与本振负输入端口14相连；第二十九晶体管M29的栅极与第三十晶体管M30的栅极、电阻R12的另一端、电阻R13的另一端相连；第二十九晶体管M29的源极与电源线VDD相连；第三十晶体管M30的源极与电源线VDD相连。

所述I路低通滤波器LPF1由NMOSFET器件和无源器件构成，其具体形式为：

第三十一晶体管M31的栅极与时钟信号输入端口23、第三十二晶体管M32的栅极相连，第三十一晶体管M31的源极与电阻R14一端、差分输入端口19相连，第三十一晶体管M31的漏极与电阻R14的另一端、电阻R16一端相连，电阻R16的另一端与差分输出端口25、电容C17一端相连，电容C17的另一端与地线相连；第三十二晶体管M32的源极与电阻R15一端、差分输入端口20相连，第三十二晶体管M32的漏极与电阻R15的另一端、电阻R17一端相连，电阻R17的另一端与差分输出端口26、电容C18一端相连，电容C18的另一端与地线相连。

所述Q路低通滤波器LPF2由NMOSFET器件和无源器件构成，其具体形式为：

第三十三晶体管M33的栅极与时钟信号输入端口24、第三十四晶体管M34的栅极相连，第三十三晶体管M33的源极与电阻R18一端、差分输入端口21相连，第三十三晶体管M33的漏极与电阻R18的另一端、电阻R20一端相连，电阻R20的另一端与差分输出端口27、电容C19一端相连，电容C19的另一端与地线相连；第三十四晶体管M34的源极与电阻R19一端、差分输入端口22相连，第三十四晶体管M34的漏极与电阻R19的另一端、电阻R21一端相连，电阻R21的另一端与差分输出端口28、电容C20一端相连，电容C20的另一端与地线相连。

所述正交上混频器包括I路上混频器UM1、Q路上混频器UM2和加法器ADDER，其具体形式为：

第三十五晶体管M35的源极与地线相连，第三十五晶体管M35的栅极与第三十五晶体管M35的漏极、第三十七晶体管M37的源极、第三十八晶体管M38的源极相连，第三十七晶体管M37的栅极与UM1的基带差分正输入端口29相连，第三十七晶体管M37的漏极与第四十一晶体管M41的源极、第四十二晶体管M42的源极相连；第三十八晶体管M38的栅极与UM1的基带差分负输入端口30相连，第三十八晶体管M38的漏极与第四十三晶体管M43的源极、第四十四晶体管M44的源极相连；第四十一晶体管M41的栅极与UM1的本振负输入端口34相连，第四十一晶体管M41的漏极与ADDER的差分正输出端口45、第四十三晶体管M43的漏极相连，第四十二晶体管M42的栅极与UM1的本振正输入端口33相连，第四十二晶体管M42的漏极与ADDER的差分负输入端口46、第四十四晶体管M44的漏极相连，第四十三晶体管M43的栅极与UM1的本振正输入端口33相连，第四十四晶体管M44的栅极与UM1的本振负输入端口34相连；第三十六晶体管M36的源极与地线相连，第三十六晶体管M36的栅极与第三十六晶体管M36的漏极、第三十九晶体管M39的源极、第四十晶体管M40的源极相连，第三十九晶体管M39的栅极与UM2的基带差分正输入端口32相连，第三十九晶体管M39的漏极与第四十五晶体管M45的源极、第四十六晶体管M46的源极相连，第四十晶体管M40的栅极与UM2的基带差分负输入端口31相连，第四十晶体管M40的漏极与第四十七晶体管M47的源极、第四十八晶体管M48的源极相连；第四十五晶体管M45的栅极与UM2的本振负输入端口36相连，第四十五晶体管M45的漏极与ADDER的差分正输出端口45、第四十七晶体管M47的漏极相连，第四十六晶体管M46的栅极与UM2的本振正输入端口35相连，第四十六晶体管M46的漏极与ADDER的差分负输出端口46、第四十八晶体管M48的漏极相连，第四十七晶体管M47的栅极与UM2的本振正输入端口35相连，第四十八晶体管M48的栅极与UM2的本振负输入端口36相连；第四十九晶体管M49的栅极与控制信号b4相连，第四十九晶体管M49的源极与地线相连，第四十九晶体管M49的漏极与电容C21一端相连，电容C21的另一端与ADDER的差分正输出端口45相连，第五十晶体管M50的栅极与控制信号b5相连，第五十晶体管M50的源极与地线相连，第五十晶体管M50的漏极与电容C22一端相连，电容C22的另一端与ADDER的差分正输出端口45相连，第五十一晶体管M51的栅极与控制信号b6相连，第五十一晶体管M51的源极与地线相连，第五十一晶体管M51的漏极与电容C23一端相连，电容C23的另一端与ADDER的差分正输出端口45相连，第五十二晶体管M52的栅极与控制信号b6相连，第五十二晶体管M52的源极与地线相连，第五十二晶体管M52的漏极与电容C24一端相连，电容C24的另一端与ADDER的差分负输出端口46相连，第五十三晶体管M53的栅极与控制信号b5相连，第五十三晶体管M53的源极与地线相连，第五十三晶体管M53的漏极与电容C25一端相连，电容C25的另一端与ADDER的差分负输出端口46相连，第五十四晶体管M54的栅极与控制信号b4相连，第五十四晶体管M54的源极与地线相连，第五十四晶体管M54的漏极与电容C26一端相连，电容C26的另一端与ADDER的差分负输出端口46相连；差分电感L2一端与ADDER的差分正输出端口45、电容C27一端相连，电容C27的另一端与电源线VDD相连，差分电感L2的另一端与ADDER的差分负输出端口46、电容C28一端相连，电容C28的另一端与电源线VDD相连，差分电感L2的中间抽头与电源线VDD相连。

本发明的有益效果：

⑴线性度高

本发明采用负反馈网络对载波泄漏进行消除，在10dBm载波泄漏情形下，标签信号的增益退化程度仅为1dB。

⑵灵敏度好

本发明在10dBm载波泄漏情形下，噪声系数小于24dB，相应的灵敏度优于-86dBm。

⑶载波泄漏抵消的建立时间快

本发明采用截止频率能高低切换的低通滤波器，缩短了反馈环路的建立时间，仿真结果表明，完成10dBm载波泄漏抵消所用的时间小于15μs。

附图说明

图1为本发明结构示意图；

图2为本发明四输入的交叉耦合差分低噪声放大器LNA电路图；

图3为本发明I路下混频器DM1电路图；

图4为本发明Q路下混频器DM2电路图；

图5为本发明I路低通滤波器LPF1电路图；

图6为本发明Q路低通滤波器LPF2电路图；

图7为本发明正交上混频器电路图。

具体实施方式

以下结合附图及实施例对本发明进行详细描述。

实施例

参阅图1，差分低噪声放大器LNA的差分输出先被I/Q两路下混频器DM1/DM2转换到基带，I/Q两路低通滤波器LPF1/LPF2用来去除标签信号，同时确保载波泄漏所引起的DC量通过，I/Q两路上混频器UM1/UM2和加法器ADDER将I/Q两路低通滤波器LPF1/LPF2的输出合成载波泄漏的复制量。这个只包含载波泄漏的信号与含有载波泄漏的有用标签信号分别输入差分低噪声放大器LNA的差分负，正输入端，实现消除共模载波泄漏，保留有用标签信号的目的。为了避免衰减有用的标签信号，射频接收前端的输入P1dB要比载波泄漏量大6dB。本发明将10dBm的载波泄漏量衰减到-26dBm(抑制量为36dB)，这便将射频接收前端的输入P1dB放松至-20dBm。通过负反馈网络对载波频率处的载波泄漏完成36dB的抑制程度（环路增益为36dB），即差分低噪声放大器LNA，I/Q两路下混频器DM1和DM2，I/Q两路上混频器UM1和UM2的增益分别为12dB。同时要保证负反馈网络不衰减标签信号（环路增益为-20dB），即低通滤波器对标签信号进行56dB的衰减。低通滤波器LPF由一阶无源RC滤波器来实现。它是一个单极点系统并且对相位的贡献不会超过90°。因此，为了确保环路的稳定性即相位裕度至少60°，那么也就是要求低噪声放大器，下混频器和上混频器在载波频率处的总相位小于30°。为了保证低噪声放大器，下混频器和上混频器在工作载波频率范围内的总相位小于30°，低噪声放大器和上混频的LC谐振网络中加入可调电容网络来实现谐振频率可调的谐振网络，使得环路在860MHz-960MHz的工作频率范围内都能稳定。低通滤波器的截止频率下边界由接收机的建立时间决定。位于标签信号频率处的环路增益为-20dB，这就决定了LPF的截止频率上边界。采用截止频率能高低切换的一阶低通滤波器使射频接收前端能够满足所有通信速率的建立时间要求。根据射频接收前端的灵敏度计算公式可得，为了正确接收带宽为200KHz，能量为-85dBm的信号，对应总的噪声系数为25dB。根据各电路模块噪声系数与射频前端总的噪声系数的数学关系，各电路模块输入1dB压缩点与射频前端总的输入1dB压缩点的数学关系，并结合总的噪声系数，线性度指标要求和各个电路模块的增益，就可得出各电路指标。

本实施例各电路模块的指标见表1。

表1