电阻式随机存取存储器(RERAM)与导电桥式随机存取存储器(CBRAM)交叉耦合的熔丝与读取方法及系统

摘要

通过将导电与非导电电阻式存储器单元两者布置为交叉耦合布置以促进读取数据状态，所述存储器单元在其电阻值中可具有非常小的差异且仍能正确读取。这允许所述存储器单元两者的电阻随时间变化且仍具有介于其电阻之间的足够差异来读取经编程的所需数据状态。一对ReRAM或CBRAM电阻式存储器装置经配置为一位存储器单元且被用于存储单一数据位，其中所述电阻式存储器装置中的一者处于擦除条件且所述对的另一电阻式存储器装置处于写入条件。因为在其导电状态之间存在跳变点，所以无需使用参考电压或电流来实现读取所述对电阻式存储器装置的电阻状态。

说明书

相关申请案

本申请案主张2013年3月8日申请的共同拥有的第61/775,337号美国专利临时申请案的优先权，所述案出于所有目的以引用方式并入本文中。

技术领域

本发明涉及电阻式随机存取存储器(ReRAM)及导电桥式随机存取存储器(CBRAM)且，特定来说涉及一种ReRAM与CBRAM交叉耦合的熔丝与读取方法及系统。

背景技术

电阻式随机存取存储器为基于电介质(其通常为绝缘)可被强制导电的概念。这可通过(例如)在跨电介质材料施加足够高电压之后形成的至少一个细丝或导电路径来实现。不同机构(例如缺损、金属迁移等等)可导致形成此导电路径。一旦形成导电路径，可通过适当施加电压将其重设(例如切断)导致高电阻或设置(例如重新成形)导致更低电阻。接着，可使用适当电子评估电路以读取包括经电子修改传导性的此电介质材料的存储器单元。当被施加外部电场时，ReRAM及CBRAM类存储器单元改变其导电状态。如果使用单极读取操作来读取存储器单元的状态，那么将扰乱所述存储器单元所“记忆”的电阻值。

发明内容

因此，存在即使当先前读取操作改变电阻存储器元件的电阻值时，或单元电阻值归因于存储器单元数据保持性不佳而改变时仍能可靠地读取电阻存储器单元的需要。

根据实施例，电阻式随机存取存储器可包括：经配置为存储器单元的第一电阻式存储器装置及第二电阻式存储器装置；及耦合有所述第一及第二电阻式存储器装置以读取其导电状态值的交叉耦合读取电路，其中当第一及第二电阻式存储器装置可针对不同导电状态值经编程时可存储一位值。

根据进一步实施例，当第一及第二电阻式存储器装置中的一者可经编程以具有第一导电状态值且另一者可经编程以具有第二导电状态值时，可将所述一位值存储在电阻式随机存取存储器中。根据进一步实施例，第一导电状态值可具有比第二导电状态值更低的电阻。根据进一步实施例，第一导电状态值可具有比第二导电状态值高的电阻。根据进一步实施例，当第一电阻式存储器装置在第一导电状态值且第二电阻式存储器装置在第二导电状态值时，所述一位值可为逻辑一。根据进一步实施例，当第一电阻式存储器装置可在第二导电状态值且第二电阻式存储器装置可在第一导电状态值时，所述一位值可为逻辑零。根据进一步实施例，当第一电阻式存储器装置可在第一导电状态值且第二电阻式存储器装置可在第二导电状态值时，所述一位值可为逻辑零。根据进一步实施例，当第一电阻式存储器装置可在第二导电状态值且第二电阻式存储器装置可在第一导电状态值时，所述一位值可为逻辑。根据进一步实施例，电阻式随机存取存储器可为导电桥式随机存取存储器。

根据进一步实施例，电路可经配置以自适应调整交叉耦合读取电路的跳变值。根据进一步实施例，可在读取操作期间控制施加到第一电阻式存储器装置的暴露电压。根据进一步实施例，可使用电流源控制读取操作暴露电压。根据进一步实施例，可控制电流源的值以优化存储器读取速度及电阻式存储器装置扰动强度。根据进一步实施例，可从第一及第二电阻式存储器装置读取所述一位值且将其存储在一位锁存器中。根据进一步实施例，可在微控制器中提供多个第一及第二电阻式存储器装置以存储配置信息。根据进一步实施例，可从未调节电压电源向所述多个第一及第二电阻式存储器装置供电。根据进一步实施例，可使用至少一个读出放大器验证所述多个第一及第二电阻式存储器装置的读出导电状态值。

根据另一实施例，电阻式随机存取存储器可包括：第一及第二电阻式存储器装置；第一及第二晶体管，其具有连接到所述第一及第二电阻式存储器装置中的相应者的源极，其中所述源极可通过所述连接的第一及第二电阻式存储器装置而简并；及耦合到第一及第二电阻式存储器装置且经调适以汲入参考电流的二极管连接晶体管；其中二极管连接晶体管与所述第一及第二晶体管形成简并电流镜。

根据进一步实施例，可通过参考电流控制在第一及第二电阻式存储器装置上的暴露电压。根据进一步实施例，第一及第二晶体管的漏极可包括第一及第二寄生电容。

根据又一实施例，用于读取在电阻式随机存取存储器中的单一位的方法可包括如下步骤：提供经配置为存储器单元的第一及第二电阻式存储器装置及与所述第一及第二电阻式存储器装置耦合以读取其导电状态值的交叉耦合读取电路；读取第一及第二电阻式存储器装置的导电状态值；及从第一及第二电阻式存储器装置所读出的导电状态值确定一位值。

根据所述方法的进一步实施例，其可包括提供用于存储多个一位值的多个存储器单元的步骤。根据所述方法的进一步实施例，在确定多个一位值时交叉耦合读取电路读取多个存储器单元的第一及第二电阻式存储器装置中的每一者的导电状态值。

附图说明

通过参考下文结合附图的描述可获得本发明的更完整理解，其中：

图1说明根据本发明的特定实例实施例的包括耦合在简并电流镜电路中的两个电阻式存储器装置的单一位电阻式随机存取存储器的示意图；

图2说明根据本发明的教示的与跳变值相比50毫伏及100毫伏的读取电路偏移值(偏移误差)的跳变点分布的图表；

图3及4说明根据本发明的教示50毫伏及100毫伏偏移值相应的跳变点分布的图表；

图5及5A说明根据本发明的指定实施例的单一位电阻式随机存取存储器的读取及擦除/写入电路的示意图；及

图6说明图5及5A所展示的读取及擦除/写入电路的示意时序图。

尽管本发明易受多种修改及替代形式影响，但已在图式中展示且在本文详细描述其特定实例实施例。然而，应了解，本文特定实例实施例的描述不希望将本发明限制为本文所揭示的特定形式，而相反，本发明希望涵盖通过所附权利要求书所界定的所有修改及等效方案。

具体实施方式

通过将导电与非导电电阻式存储器单元布置为交叉耦合布置以促进读取数据状态，所述存储器单元的电阻值可具有非常小的差异且仍能正确读取。这允许所述存储器单元两者的电阻随时间变化且仍具有介于其电阻之间的足够差异来读取经编程的所需数据状态。

根据多种实施例，可针对读取操作提供布置，其将所选择的电阻式存储器装置暴露于电场，所述电场实质上不改变所述电阻式存储器装置的导电状态且，另外，可提供在存储器装置的逻辑一(ON)与逻辑零(OFF)状态之间一致的适应性内建跳变点。一位存储器单元包括两个电阻式存储器装置。

此读取布置及操作的潜在用途为低频率读取操作及低干扰目的，例如用于使用根据多种实施例的配置熔丝的某些微控制器产品中。多种实施例还可被用于熔丝电路(校准及配置熔丝)。

当跨电阻式存储器装置施加外部电场时，ReRAM(电阻式随机存取存储器)及CBRAM(导电桥式随机存取存储器)类存储器单元改变电阻式存储器装置的导电状态。如果采用单极读取设备，那么读取操作将扰乱电阻式存储器装置所记忆的导电状态值。为了不产生具有使电阻式存储器装置的导电状态改变为相反状态的意义的干扰机构且具有电阻式导电状态分辨率的更好涵盖范围，可使用代表单一位的两个电阻式存储器装置根据本发明的多种实施例实施交叉耦合电路。因此所发生的读取操作将使得所暴露的大部分电阻式存储器装置为不在其相反方向改变其导电状态值的电阻式存储器装置。

此读取设备的另一特质为跳变点介于两个导电状态值中间，所以即使导电状态值可在两个交叉耦合电阻式存储器装置的相同方向上改变，当正确读取操作时可覆盖的传导性范围比(将电阻式存储器装置导电状态与固定参考相比的)其它实施方案更高。

可通过电流源控制在单极读取期间所产生的干扰且可在读取速度与干扰强度之间优化电流值折衷。

使用此种读取设备，在因为可最大化此电路实施方案数据保持性的意义上，熔丝实施方案可比其它方案更安全。因为即使两个电阻式存储器装置中的导电状态都在改变；低导电状态ReRAM或CBRAM电阻式存储器装置更不导电且非传导ReRAM或CBRAM电阻式存储器装置甚至更不导电，由于跳变点介于电阻式存储器装置的两个电阻值中间，读取操作将被正确执行。根据本发明的教示，如果两个电阻式存储器装置的电阻在相反方向(例如窗口崩溃)改变，那么此读取设备将最大化存储器单元值存储寿命，因为只要有甚至一个小窗口，其仍可正确读取直到在读取电路中的晶体管误差变得比介于包括存储器单元的电阻式存储器装置的ON与OFF(电阻)状态之间的窗口值更大。

根据多种实施例，可实施与ReRAM(电改变电阻RAM)或CBRAM(导电桥RAM)电阻式存储器装置搭配使用的交叉耦合读取结构。根据实施例，需要两个(2)电阻式存储器装置以存储单一位数据。一个ReRAM或CBRAM电阻式存储器装置经编程(低电阻状态)而另一个经擦除(高电阻状态)。这些被接线到交叉耦合读取电路。此类似于用于一些常规EEPROM单元处理上的熔丝读取电路，但因为不可连续读取ReRAM或CBRAM电阻式存储器装置而不同。相同读取原理也有效，但必须控制跨ReRAM或CBRAM电阻式存储器装置的电压，使其不扰乱电阻式存储器装置且不连续施加，因此熔丝位优选地仅在通电时被读取或如果通过逻辑检测到熔丝位错误时被读取。在读取熔丝后可将其锁存到数字锁存器中。

这提供稳健读取电路，因为不需要用于与电阻式存储器装置比较的准确(经修正)参考。因为熔丝保持必须无校正读取的校正数据，因此任何参考电路都必须无校正工作。根据多种实施例，比较在相反导电(电阻)状态经编程的两个(2)电阻式存储器装置，借此直接制造稳健读取电路。

此外，根据多种实施例，数据保持性经最大化且读取跳变点始终介于两个(2)电阻式存储器装置的状态之间。因为不需要固定电压参考，所以可使用介于两个(2)电阻式存储器装置的电阻之间的非常小的差异来实现成功读取操作。并且，本文所揭示的多种实施例提供灵活性，这是因为可将其容易地实施于多种微控制器设计中，其中在通电时无需状态机读取存储器块而自动读取熔丝及存储在锁存器中的其内容。根据多种实施例，可一次读取且锁存所有熔丝，例如如果每一熔丝具有其自身专用的读取电路。不需要如在常规装置中所需的通电时读取熔丝的状态机。

根据一些实施例，可在电势未调节电源Vdd输入/输出(I/O)上放置熔丝，使得在启用前可知晓Vdd核心调节器的校正。

然而，在无具有固定参考的单独传统读出放大器的情况下，不可能验证在交叉耦合结构中的单独电阻式存储器装置。为添加此放大器可需要较大花费及大裸片面积，但可通过在存储器单元熔丝(例如两个交叉耦合电阻式存储器装置)之间共享读出放大器来最小化花费及占用面积，例如根据一些实施例通过针对待读取的所有存储器单元仅提供一个读出放大器。

现参考图式，示意性说明特定实例实施例的细节。将通过相同数字代表图式中的相同元件，且将通过具有不同小写字母后缀的相同数字代表类似元件。

参考图1，其根据本发明的特定实例实施例描绘包括耦合在简并电流镜电路中的两个电阻式存储器装置的单一位电阻式随机存取存储器的示意图。在下文中，将描述交叉耦合读取电路。在根据多种实施例分析跳变电阻中，熔丝读取电路的基础原理基于简并电流镜电路(以简化形式展示于在图1中)。连接有二极管的NMOS晶体管102汲入参考电流，Iref。针对每一存储器读取位，存在相应通过所连接的电阻式存储器装置(ReRAM或CBRAM)108及114简并其源极的两个NMOS晶体管104及110。NMOS晶体管102、104及110经配置为简并电流镜。可通过控制参考电流Iref来控制电阻式存储器装置108及114的暴露电压。并且，还可控制通过暴露时间的信号发生。NMOS晶体管104及110的漏极可分别具有寄生电容106及112。

参考图2，根据本发明的教示描绘与跳变值相比50毫伏及100毫伏的读取电路偏移值(偏移误差)的跳变点分布的图表。图2的图表展示依据不同失配等效偏移的跳变电阻的跳变点周围的分布。为正确感测两个电阻式存储器装置的电阻状态，针对感测比较器必须发生足够信号，以便克服在比较器输入中的固有等效偏移及失配。所以，取50毫伏(mv)或100毫伏的典型值，图2展示禁止区域如何随Rtrip增加。禁止区域为在两个电阻式存储器装置的电阻中的差异不足够大以便感测电路(因为归因于晶体管失配的在感测amp晶体管中的50毫伏或100毫伏偏移误差)始终给出正确结果。

为通过忽略主体偏置且如上文般简并而评估由两个电阻式存储器装置给出的电流，可遵循如下步骤：首先在MNR(NMOS晶体管102)、MN1(NMOS晶体管104)及R1(读取单元108)之间使用第二基尔霍夫定律导致：

V_GSR＝V_GS1+R₁·I_OUT                             (1)

如果忽略主体偏置，我们得到：

$>\sqrt{\frac{I_{REF}}{\beta }}=\sqrt{\frac{I_{OUT}}{\beta }}+R_1·I_{OUT}---\left(2\right)$>

从(2),我们求解得到：

$>\sqrt{I_{OUT}}=\frac{\sqrt{1+4·R·\sqrt{\beta ·I_{REF}}}-1}{2·R·\sqrt{\beta }}---\left(3\right)$>

现评估两者电流，我们得到：

$>I_{O1}=\frac{{\left(\sqrt{1+4·R_1·\sqrt{\beta ·I_{REF}}}-1\right)}^2}{4·R_1^2·\beta }---\left(4\right)$>

$>I_{O2}=\frac{{\left(\sqrt{1+4·R_2·\sqrt{\beta ·I_{REF}}}-1\right)}^2}{4·R_2^2·\beta }---\left(5\right)$>

我们感兴趣地发现跳变点周围的电流差异。针对此假设，我们有如下情况：

R₁＝R_trip+ΔR                             (6)

R₂＝R_trip-ΔR                             (7)

现在，我们将围绕跳变点评估表达式可书写为如下形式：

$>\sqrt{1+4·R_1·\sqrt{\beta ·I_{REF}}}=\sqrt{1+4·R_{trip}·\sqrt{\beta ·I_{REF}}+4·\Delta R·\sqrt{\beta ·I_{REF}}}---\left(8\right)$>

或

$>\begin{array}{c}\sqrt{1+4·R_{trip}·\sqrt{\beta ·I_{REF}}+4·\Delta R·\sqrt{\beta ·I_{REF}}}=\\ \sqrt{1+4·R_{trip}·\sqrt{\beta ·I_{REF}}}·\sqrt{\left(1+\frac{4·\sqrt{\beta ·I_{REF}}·\Delta R}{1+4·R_{trip}·\sqrt{\beta ·I_{REF}}}\right)}\end{array}---\left(9\right)$>

如果ΔR→0，那么上文方程式(9)可表达为如下形式：

$>\sqrt{1+4·R_1·\sqrt{\beta ·I_{REF}}}\cong \sqrt{1+4·R_{trip}·\sqrt{\beta ·I_{REF}}}·\left(1+\frac{2·\sqrt{\beta ·I_{REF}}·\Delta R}{1+4·R_{trip}·\sqrt{\beta ·I_{REF}}}\right)---\left(10\right)$>

以相同方式，我们可写出：

$>\sqrt{1+4·R_2·\sqrt{\beta ·I_{REF}}}\cong \sqrt{1+4·R_{trip}·\sqrt{\beta ·I_{REF}}}·(1-\frac{2·\sqrt{\beta ·I_{REF}}·\Delta R}{1+4·R_{trip}·\sqrt{\beta ·I_{REF}}})---\left(11\right)$>

使用(4)及(5)且再一次假设ΔR→0，那么我们将得到：

$>I_{o1}-I_{o2}\cong \frac{\frac{8·\sqrt{\beta ·I_{REF}}}{\sqrt{1+4·R_{trip}·\sqrt{\beta ·I_{REF}}}}·\Delta R·\left(\sqrt{1+4·R_{trip}·\sqrt{\beta ·I_{REF}}}-1\right)}{4·R_{trip}^2·\beta }---\left(12\right)$>

在熔丝读取的第一相中，我们跨两个寄生电容106及112产生此电流差异，且我们想要介于经评估的电压之间的差异比在给定信号发生时间(通过“τ”代表)中的偏移电压更大。如果我们将此写出，那么得到：

$>\frac{I_{o1}-I_{o2}}{c}\ge \frac{V_{offset}}{\tau }---\left(13\right)$>

且，如果我们使用(12)，那么我们得到：

$>\frac{\frac{8·\sqrt{\beta ·I_{REF}}}{\sqrt{1+4·R_{trip}·\sqrt{\beta ·I_{REF}}}}·\Delta R·\left(\sqrt{1+4·R_{trip}·\sqrt{\beta ·I_{REF}}}-1\right)}{4·R_{trip}^2·\beta ·C}\ge \frac{V_{offset}}{\tau }---\left(14\right)$>

从此最后方程式，我们可得到如下作为偏移电压的函数的跳变点分布：

另一重要方面为确定最佳跳变范围，从所述范围中可正确读取熔丝位。因为电路还经受共模电压变动，所以最佳范围可被界定为实质上在2·V_offset与V_DD-2·V_offset之间产生共模信号发生的范围。

如果我们通过V_cm代表共模电压，且考虑此可通过如下公式界定：

$>V_{cm}=\frac{I_{o1}+I_{o2}}{2·C}·\tau ---\left(16\right)$>

那么我们可将上文条件重写为：

$>2·V_{offset}\le \frac{I_{o1}+I_{o2}}{2·C}·\tau \le V_{DD}-2·V_{offset}---\left(17\right)$>

如果我们考虑(4)及(5)中的ΔR→0，那么我们得到：

$>2·V_{offset}\le \frac{{\left(\sqrt{1+4·R_{trip}·\sqrt{\beta ·I_{REF}}}-1\right)}^2}{4·R_{trip}^2·\beta ·C}·\tau \le V_{DD}-2·V_{offset}---\left(18\right)$>

我们将做出如下表示法以减少表达式：

$>1+4·R_{trip}·\sqrt{\beta ·I_{REF}}\stackrel{\Delta }{=}x---\left(19\right)$>

从(19)，我们可写出：

使用(19)及(20)，(18)变为：

$>2·V_{offset}\le \frac{{\left(\sqrt{x}-1\right)}^2}{{\left(x-1\right)}^2}·\frac{4·I_{REF}}{C}·\tau \le V_{DD}-2·V_{offset}---\left(21\right)$>

$>\frac{2·V_{offset}·C}{4·I_{REF}}\le \frac{{\left(\sqrt{x}-1\right)}^2}{{\left(\sqrt{x}-1\right)}^2·{\left(\sqrt{x}+1\right)}^2}·\tau \le \frac{\left(V_{DD}-2·V_{offset}\right)·C}{4·I_{REF}}---\left(22\right)$>

$>\frac{2·V_{offset}·C}{4·I_{REF}·\tau }\le \frac{1}{{\left(\sqrt{x}+1\right)}^2}\tau \le \frac{\left(V_{DD}-2·V_{offset}\right)·C}{4·I_{REF}·\tau }---\left(23\right)$>

$>\left(\begin{array}{c}{\left(\sqrt{x}+1\right)}^2\ge \frac{4·I_{REF}·\tau }{\left(V_{DD}-2·V_{offset}\right)·C}\\ {\left(\sqrt{x}+1\right)}^2\le \frac{4·I_{REF}·\tau }{2·V_{offset}·C}\end{array}\right)---\left(24\right)$>

使用此表达式，我们可写出：

$>\sqrt{\frac{4·I_{REF}·\tau }{2·V_{offset}·C}}-1\ge \sqrt{x}\ge \sqrt{\frac{4·I_{REF}·\tau }{\left(V_{DD}-2·V_{offset}\right)·C}}-1---\left(25\right)$>

$>\frac{4·I_{REF}·\tau }{2·V_{offset}·C}-2·\sqrt{\frac{4·I_{REF}·\tau }{2·V_{offset}·C}}\ge 4·R_{trip}·\sqrt{\beta ·I_{REF}}\ge \frac{4·I_{REF}·\tau }{\left(V_{DD}-2·V_{offset}\right)·C}-2·\sqrt{\frac{4·I_{REF}·\tau }{\left(V_{DD}-2·V_{offset}\right)·C}}---\left(26\right)$>

参考图3及4，其中根据本发明的教示描绘50毫伏及100毫伏偏移值相应的跳变点分布的图表。在图3及4所展示的图表中绘有R_trip值，其中垂直线指示针对所考虑的每一偏移值(例如50毫伏及100毫伏)的V_DD＝1.8V及V_DD＝3.6V通过(27)所给出的限制。尽管更低值还取决于电源电压，但最大值仅取决于偏移值。

综上所述，熔丝跳变点始终介于最大编程解出值与最小擦除解出值之间，所以，如果我们烧固单元，那么如图3及4所展示跳变点上升且围绕此跳变点的分布增加。根据本发明的教示，熔丝类电路使跳变点适应于在经擦除且经编程单元值之间的某者。

参考图5及5A，其中根据本发明的特定实施例描绘单一位电阻式随机存取存储器的读取及擦除/写入电路的示意图。在图5中展示针对读取电路及擦除/写入电路的一个所述电路的实施方案。图1展示感测期间的读取电路及展示如何偏置所述电路的示意代表图。在图1与图5中的装置之间存在一些相似处，例如晶体管104实际上为图5中的晶体管514而晶体管110实际上代表来自图5的晶体管522。寄生电容106及112代表描绘于图5中的净pos_in及neg_in的寄生电容。读取单元108及114分别代表：串联连接的晶体管532、电阻式存储器单元536及晶体管540；及晶体管534、电阻式存储器单元538及晶体管542的等效电阻。晶体管506、508、516及520形成可通过晶体管502及518(当信号sampstate_n在低逻辑时其可作为开关)启用的锁存器电路。

写入电路分别通过开关546及548与选择晶体管540及542连接到存储器单元536及538的源极端子，但两个Vss电势将通过另两个开关547及549来断开。另外，在写入期间擦除电路将装置532及534的漏极接地，同时选择_阳极电压将链接于VDD且vbiasn将为低，所以装置514及522被关闭。通常可通过施加跨单元的正电压(+1伏特到+3伏特)以擦除及跨单元的负电压(-3伏特到-1伏特)以写入来擦除或写入所述电阻式存储器装置。应注意将仅写入到两个存储器元件中的一者，另一者将留在擦除状态。可预期在本发明的范围内，具有集成电路逻辑及存储器设计技术且受益于本发明的一般技术人员能够容易地设计出仍由本发明的意图及精神覆盖的其它电路布置。

参考图6，其中描绘图5及5A中所展示的读取及擦除/写入电路的示意时序图。图6代表在读取操作中牵涉的逻辑信号的图表。读取操作始于sampstate_n降低且通过晶体管502及518放电晶体管506、508、516及520的源极。当sampstate_n仍为低时，pch_n也将降低且现在预充电循环即将在sampstate_n升高时开始。在预充电阶段，neg_in及pos_in将通过晶体管504及510被充电到VDD，使得寄生电容器106及112(见图1)可被放电。当pch_n升高时信号发生阶段开始，且现在两个经充电电容器正通过晶体管514及522放电(其由晶体管102通过vbiasn电势偏置)，但因为在晶体管514及522的源极中存在不同电阻，放电过程以不同速度发生，所以neg_in及pos_in随时间以不同坡度降低。可通过改变介于pch_n的上升边缘与sampstate_n的第二下降边缘之间的时间(取决于跳变电阻的电阻性)来设置信号发生阶段(tau)。在sampstate_n的第二上升边缘之后晶体管506、508、516及520产生锁存器且将介于neg_in与pos_in之间较低速度发生的信号驱动到VDD而将较高速度发生的信号驱动到Vss。现在可将所感测的状态存储在输出锁存器(在图5A中展示其示意图)中。当读取_位转到逻辑低时可发生此情况。

总结，熔丝跳变点始终介于最大编程解出值与最小擦除解出值之间，所以，如果我们烘烤单元，那么类似于图3及4所展示跳变点上升且在此跳变点周围的分布增加。熔丝类电路使跳变点适应于在电阻式存储器装置的经擦除且经编程电阻值之间的某者。综上所述，上文中已描述可用于熔丝值(例如微控制器的配置值)的低频率读取的电路。如果在连续暴露的单元的正确方向上发生扰动，那么其也可被用于连续读取熔丝值。

尽管已在图式中展示且在本文中详细描述其实例实施例，但本发明可具有多种修改及替代形式。然而，应了解本文中的实例实施例的描述不希望将本发明限制在本文所揭示的特定形式中，而是本发明希望涵盖通过所附权利要求书所界定的所有修改方案及等效物。