垂直层叠应变Si/SiGe异质结CMOS器件结构及其制备方法

摘要

本发明公开了一种垂直层叠应变Si/SiGe异质结CMOS器件结构及其制备方法，该器件从下往上依次包括硅衬底、弛豫SiGe缓冲层、弛豫Si

说明书

技术领域

本发明涉及半导体器件制备技术领域，具体涉及一种垂直层叠应变 Si/SiGe异质结CMOS器件结构及其制备方法。

背景技术

半导体集成电路是电子工业的基础，人们对电子工业的巨大需求，促使该 领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及 国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业， 在全球市场中占据着很大的份额，产值已经超过了10000亿美元。

Si CMOS集成电路具有低功耗、高集成度、低噪声和高可靠性等优点， 在半导体集成电路产业中占据了支配地位。然而随着集成电路规模的进一步增 大、器件特征尺寸的减小、集成度和复杂性的增加，尤其是器件特征尺寸进入 纳米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步显现了出来， 限制了Si集成电路及其制造工艺的进一步发展。尽管微电子学在化合物半导 体和其它新材料方面的研究及在某些领域的应用取得了很大进展，但远不具备 替代硅基工艺的条件。而且根据科学技术的发展规律，一种新的技术从诞生到 成为主力技术一般需要二三十年的时间。所以，为了满足传统性能提高的需要， 增强SiCMOS的性能被认为是微电子工业的发展方向。

采用应变Si、SiGe技术是通过在传统的体Si器件中引入应力来改善迁移 率，提高器件性能。可使硅片生产的产品性能提高30％～60％，而工艺复杂度 和成本却只增加1％～3％。对现有的许多集成电路生产线而言，如果采用应变 SiGe材料不但可以在基本不增加投资的情况下使生产出来的Si CMOS集成电 路芯片性能明显改善，而且还可以大大延长花费巨额投资建成的集成电路生产 线的使用年限。

随着器件特征尺寸进入亚50纳米阶段，在对应变Si、SiGe CMOS平面结 构的研究过程中也遇到了诸多难题：短沟道效应、热载流子效应等使得器件尺 寸无法进一步缩小；栅氧化层厚度的减薄导致氧化层击穿，遂穿电流使阈值电 压漂移；多晶硅耗尽效应和多晶硅的电阻对阈值电压的影响也越来越大等，这 些都使器件及电路性能无法继续按照摩尔定律的发展规律发展下去，研究新结 构的器件就变的尤为重要。

现有的主流技术是以Si材料为主体的CMOS集成电路技术。随着集成电 路集成度的不断提高，特征尺寸不断减小，出现了一系列材料、器件物理、器 件结构和工艺技术等方面的问题，尤其是由于体Si材料的空穴迁移率比电子 迁移率低，Si CMOS电路的性能在很大程度上受p-MOSFET的制约，限制了 器件性能的进一步提升。

发明内容

为解决上述问题，本发明提供了一种垂直层叠应变Si/SiGe异质结CMOS 器件结构及其制备方法，采用张应变Si材料作n-MOSFET沟道，压应变SiGe 材料作p-MOSFET沟道，n-MOSFET与p-MOSFET采用垂直层叠结构，二者 共用一个多晶SiGe栅电极，电子和空穴的迁移率均有较大提高，克服传统Si  CMOS技术迁移率退化对器件性能提升的限制，提高芯片速度，n-MOSFET 与p-MOSFET采用垂直层叠结构，面积比体Si CMOS缩小一半，减小了传统 的Si CMOS技术版图上面积，提高了芯片的集成度、速度，增强了电流驱动 能力且n-MOSFET与p-MOSFET的层结构设计完全一致，二者共用一个多晶 SiGe栅电极，有利于调节功函数和HCMOS的阈值电压等，为Si基器件和集 成电路的高速、高频化发展开辟新的技术途径。

为实现上述目的，本发明采取的技术方案为：

一种垂直层叠应变Si/SiGe异质结CMOS器件结构，从下往上依次包括硅 衬底、弛豫SiGe缓冲层、弛豫Si_0.7Ge_0.3虚衬底、n⁺δ掺杂层、弛豫Si_0.7Ge_0.3 间隔层、应变Si沟道、弛豫Si_0.7Ge_0.3中间层、应变Si_0.5Ge_0.5沟道、弛豫Si_0.7Ge_0.3帽层和应变Si帽层；弛豫Si_0.7Ge_0.3间隔层上左侧设有源极，右侧设有漏极， 源极和漏极分别位于由应变Si沟道、弛豫Si_0.7Ge_0.3中间层、应变Si_0.5Ge_0.5沟 道、弛豫Si_0.7Ge_0.3帽层和应变Si帽层连接而成的立方体结构的两侧，应变Si 帽层上方一侧设有SO₂层和多晶SiGe栅极。

为解决上述问题，本发明还提供了一种垂直层叠应变Si/SiGe异质结 CMOS器件结构的制备方法，包括如下步骤：

S1、选取掺杂浓度为1×10¹⁵～1×10¹⁶cm^-3的P型Si衬底；

S2、在600～800℃，利用超高真空化学气相淀积方法，在硅衬底上生长弛 豫SiGe缓冲层；

S3、在600～800℃，利用超高真空化学气相淀积方法，在S2得到的弛豫 SiGe上生长弛豫Si_0.7Ge_0.3虚衬底；

S4、在600～800℃，利用超高真空化学气相淀积方法，在S3得到的弛豫 Si_0.7Ge_0.3虚衬底上生长n⁺δ掺杂层；

S5、在600～800℃，利用超高真空化学气相淀积方法，在S4得到的n⁺δ 掺杂层上生长弛豫Si_0.7Ge_0.3间隔层；

S6、在350～400℃，利用超高真空化学气相淀积方法，在S5得到的弛豫 Si_0.7Ge_0.3间隔层上生长应变Si沟道；

S7、在600～800℃，利用超高真空化学气相淀积方法，在S6得到的应变 Si沟道上，生长弛豫Si_0.7Ge_0.3中间层；

S8、在600～800℃，利用超高真空化学气相淀积方法，在S7得到的弛豫 Si_0.7Ge_0.3中间层上生长应变Si_0.5Ge_0.5沟道；

S9、在600～800℃，利用超高真空化学气相淀积方法，在S8得到的应变 Si_0.5Ge_0.5沟道上生长弛豫Si_0.7G_e0.3帽层；

S10、在350～400℃，利用超高真空化学气相淀积方法，在S9得到的弛豫 Si_0.7Ge_0.3帽层上生长应变Si帽层；

S11、在S10得到的结构上光刻出有源区；

S12、在S11得到的有源区中制备出源、漏；

S13、在S12得到的结构上生长栅氧；

S14、在S13得到的结构上制备p⁺多晶SiGe栅；

S15、在S14得到的结构上钝化；

S16、在S15得到的结构上光刻引线孔；

S17、在S16得到的结构上进行合金工艺；

S18、在S17得到的结构上光刻引线。

其中，所述Si_1-xGe_x缓冲层厚度为1.8μm且Ge组分由x＝0到x＝0.3缓慢 变化的。

其中，弛豫SiGe作为虚衬底，厚度为0.3μm且Ge组分为0.3。

其中，弛豫Si_0.7Ge_0.3n⁺型δ掺杂层厚度为4nm、掺杂浓度为10¹⁸cm^-3。

其中，弛豫Si_0.7Ge_0.3间隔层厚度为8nm；应变Si沟道层厚度为8nm；弛 豫SiGe中间层厚度为4nm且与弛豫SiGe虚衬底具有相同Ge组分的；应变 SiGe沟道层厚度为8nm，其中Ge组分为0.5；弛豫Si_0.7Ge_0.3帽层厚度为2nm， 应变Si帽层厚度为2nm。

其中，p⁺多晶SiGe栅的掺杂浓度为10²⁰cm^-3。

本发明具有以下有益效果：

采用张应变Si材料作n-MOSFET沟道，压应变SiGe材料作p-MOSFET 沟道，n-MOSFET与p-MOSFET采用垂直层叠结构，二者共用一个多晶SiGe 栅电极，电子和空穴的迁移率均有较大提高，克服传统Si CMOS技术迁移率 退化对器件性能提升的限制，提高芯片速度，n-MOSFET与p-MOSFET采用 垂直层叠结构，面积比体Si CMOS缩小一半，减小了传统的Si CMOS技术版 图上面积，提高了芯片的集成度、速度，增强了电流驱动能力且n-MOSFET 与p-MOSFET的层结构设计完全一致，二者共用一个多晶SiGe栅电极，有利 于调节功函数和HCMOS的阈值电压等，为Si基器件和集成电路的高速、高 频化发展开辟新的技术途径。

附图说明

图1为本发明实施例一种垂直层叠应变Si/SiGe异质结CMOS器件的工艺 流程。

图2为本发明实施例一种垂直层叠应变Si/SiGe异质结CMOS器件的结构 示意图。

具体实施方式

为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行 进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明， 并不用于限定本发明。

如图2所示，本发明实施例提供了一种垂直层叠应变Si/SiGe异质结CMOS 器件结构，从下往上依次包括硅衬底、弛豫SiGe缓冲层、弛豫Si_0.7Ge_0.3虚衬 底、n⁺δ掺杂层、弛豫Si_0.7Ge_0.3间隔层、应变Si沟道、弛豫Si_0.7Ge_0.3中间层、 应变Si_0.5Ge_0.5沟道、弛豫Si_0.7Ge_0.3帽层和应变Si帽层；弛豫Si_0.7Ge_0.3间隔层 上左侧设有源极，右侧设有漏极，源极和漏极分别位于由应变Si沟道、弛豫 Si_0.7Ge_0.3中间层、应变Si_0.5Ge_0.5沟道、弛豫Si_0.7Ge_0.3帽层和应变Si帽层连接而 成的立方体结构的两侧，应变Si帽层上方一侧设有SO₂层和多晶SiGe栅极。

如图1所示，本发明实施例还提供了上述垂直层叠应变Si/SiGe异质结 CMOS器件结构的制备方法，包括如下步骤：

S1、选取掺杂浓度为1×10¹⁵～1×10¹⁶cm^-3的P型Si衬底；

S2、在600～800℃，利用超高真空化学气相淀积方法，在硅衬底上生长厚 度为1.8μm且Ge组分由x＝0到x＝0.3缓慢变化的弛豫Si_1-xGe_x缓冲层；

S3、在600～800℃，利用超高真空化学气相淀积方法，在S2得到的弛豫 SiGe上生长厚度为0.3μm、Ge组分为0.3的弛豫Si_0.7Ge_0.3虚衬底；

S4、在600～800℃，利用超高真空化学气相淀积方法，在S3得到的弛豫 Si_0.7Ge_0.3虚衬底上，通过原位掺杂方式，生长一层厚度为4nm、掺杂浓度为 10¹⁸cm^-3的弛豫Si_0.7Ge_0.3n⁺δ掺杂层；

S5、在600～800℃，利用超高真空化学气相淀积方法，在S4得到的n⁺δ 掺杂层上生长厚度为8nm的弛豫Si_0.7Ge_0.3间隔层；

S6、在350～400℃，利用超高真空化学气相淀积方法，在S5得到的弛豫 Si_0.7Ge_0.3间隔层上生长厚度为8nm应变Si沟道；

S7、在600～800℃，利用超高真空化学气相淀积方法，在S6得到的应变 Si沟道上，生长厚度为4nm的弛豫Si_0.7Ge_0.3中间层；

S8、在600～800℃，利用超高真空化学气相淀积方法，在S7得到的弛豫 Si_0.7Ge_0.3中间层上生长厚度为8nm应变Si_0.5Ge_0.5沟道；

S9、在600～800℃，利用超高真空化学气相淀积方法，在S8得到的应变 Si_0.5Ge_0.5沟道上生长厚度为2nm的弛豫Si_0.7Ge_0.3帽层；

S10、在350～400℃，利用超高真空化学气相淀积方法，在S9得到的弛豫 Si_0.7Ge_0.3帽层上生长厚度为2nm的应变Si帽层；

S11、在S10得到的结构上光刻出有源区；

S12、在S11得到的有源区中制备出源、漏；

S13、在S12得到的结构上生长栅氧；

S14、在S13得到的结构上制备p⁺多晶SiGe栅；

S15、在S14得到的结构上钝化；

S16、在S15得到的结构上光刻引线孔；

S17、在S16得到的结构上进行合金工艺；

S18、在S17得到的结构上光刻引线。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通 技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰， 这些改进和润饰也应视为本发明的保护范围。