具有异质结构沟道的场效应晶体管

摘要

本发明提供了FET结构。在一些实施例中，FET结构包括：异质结构和栅极结构。异质结构包括：第一部分、阻挡部分和第二部分，从而使得第一部分的一部分、阻挡部分和第二部分的一部分形成沟道区，并且第一部分和第二部分中位于沟道区相对两侧的部分分别形成源极和漏极区的至少一部分。当沟道区是p型时，阻挡部分相对于每个第一部分和第二部分都具有正价带偏移，或当沟道区是n型时，阻挡部分相对于每个第一部分和第二部分都具有正导带偏移。栅极结构被配置在沟道区上方。本发明还提供了一种形成FET结构的方法。

说明书

技术领域

本发明总体晶体管，更具体地，涉及场效应晶体管。

背景技术

在过去的几十年中，晶体管按比例缩小提供了不断提高的晶体管性能 和集成度。例如，缩小晶体管的栅极长度(也被称为平面晶体管的沟道长 度)不仅减小了晶体管的尺寸，还提高了其导通电流。然而，随着沟道长 度的减小，显著增加晶体管的截止电流的短沟道效应(SCE)成为缩小沟 道长度的发展的瓶颈。诸如使用高迁移率沟道、沟道区(由比硅具有更高的 迁移率的材料形成)以及对沟道区施加应变的其他技术被认为促进了增强 的性能的发展。近年来，诸如FinFET和纳米线FET的非平面晶体管被证 明有希望通过限制晶体管的主体厚度来降低截止电流，从而突破了阻碍按 比例缩小发展蓝图的瓶颈，正在考虑将许多用于平面晶体管的性能增强技 术(诸如，使用高迁移率沟道)应用于非平面晶体管。

发明内容

根据本发明的一个方面，提供了一种场效应晶体管(FET)结构，包 括：异质结构和栅极结构。其中，异质结构包括：第一部分、阻挡部分和 第二部分，从而使得第一部分的一部分、阻挡部分和第二部分的一部分形 成沟道区，并且第一部分和第二部分中位于沟道区的相对两侧的部分分别 形成第一源极或漏极区的至少一部分和第二源极或漏极区的至少一部分， 阻挡部分的带隙与每个第一部分和第二部分的带隙都重叠，和当沟道区是 p型时，阻挡部分相对于每个第一部分和第二部分都具有正价带偏移，或 当沟道区是n型时，阻挡部分相对于每个第一部分和第二部分都具有正导 带偏移。栅极结构，被配置在沟道区上方。

优选地，异质结构形成从衬底的表面突出的鳍结构的至少一部分；以 及栅极结构围绕沟道区。

优选地，对于p型沟道区而言，阻挡部分由Si_1-xGe_x形成，而第一部分 和第二部分由Si_1-yGe_y形成，其中，0≦x<y≦1；或对于n型沟道区而言， 阻挡部分由Si_xGe_1-x形成，而第一部分和第二部分由Si_yGe_1-y形成，其中， 0≦x<y≦1。

优选地，通过鳍结构中位于异质结构下方的一部分使异质结构的第一 部分和第二部分发生应变；以及阻挡部分与鳍结构中位于异质结构下方的 部分具有相同的材料。

优选地，异质结构形成在位于衬底表面上方的层中；以及栅极结构被 配置在沟道区上方。

优选地，异质结构形成悬置在衬底的表面上方的纳米线结构；以及栅 极结构围绕沟道区。

优选地，对于p型沟道区而言，阻挡部分由GaAs_1-xSb_x形成，而第一 部分和第二部分由GaAs_1-ySb_y形成，其中，0≦x<y≦1；或对于n型沟道区 而言，阻挡部分由In_xGa_1-xAs形成，而第一部分和第二部分由In_yGa_1-yAs或 GaAs_1-ySb_y形成，其中，0≦x<y≦1。

根据本发明的另一方面，提供了一种方法，包括：提供第一层；去除 第一层的第一部分和第二部分，从而保留位于第一部分和第二部分之间的 阻挡部分；外延生长第三部分和第四部分以代替第一部分和第二部分，阻 挡部分的带隙与每个第三部分和第四部分的带隙都重叠，和当沟道区是p 型时，阻挡部分相对于每个第三部分和第四部分都具有正价带偏移，或当 沟道区是n型时，阻挡部分相对于每个第三部分和第四部分都具有正导带 偏移；以及在第三部分的一部分、阻挡部分和第四部分的一部分上方形成 栅极结构。

优选地，提供第一层，包括：形成从衬底的表面突出的鳍结构， 鳍结构包括第一层；以及在第三部分的一部分、阻挡部分和第四部分的一 部分上方形成栅极结构包括：形成围绕第三部分的该部分、阻挡部分和第 四部分的该部分的栅极结构。

优选地，提供第一层，包括：提供衬底或在衬底的表面上方形成第一 层；以及在第三部分的一部分、阻挡部分和第四部分的一部分上方形成栅 极结构包括：在第三部分的该部分、阻挡部分和第四部分的该部分上方形 成栅极结构。

优选地，提供第一层，包括：形成通过焊盘区悬置在衬底的表面上方 的纳米线结构，纳米线结构包括第一层；和形成围绕纳米线结构的一部分 的牺牲栅极结构；去除第一层的第一部分和第二部分，包括：去除焊盘区 和第一层的第一部分和第二部分；以及在第三部分的一部分、阻挡部分和 第四部分的一部分上方形成栅极结构包括形成栅极结构以代替牺牲栅极结 构。

优选地，对于p型沟道区而言，提供第一层，包括：提供由Si_1-xGe_x形 成的第一层；和外延生长第三部分和第四部分以代替第一部分和第二部分， 包括：提供由Si_1-yGe_y形成的第三部分和第四部分，其中，0≦x<y≦1；或 对于n型沟道区而言，提供第一层，包括：提供由Si_xGe_1-x形成的第一层； 和外延生长第三部分和第四部分以代替第一部分和第二部分，包括：提供 由Si_yGe_1-y形成的第三部分和第四部分，其中，0≦x<y≦1。

优选地，去除第一层的第一部分和第二部分，包括：在第一部分的一 部分、阻挡部分和第二部分的一部分上方形成硬掩模；蚀刻第一层中位于 硬掩模两侧的部分；将第一部分的该部分和第二部分的该部分转化成对于 阻挡部分的材料可选择性蚀刻的材料；以及蚀刻第一部分的转化部分和第 二部分的转化部分。

优选地，将第一部分的该部分、第二部分的该部分和第一层中位于硬 掩模两侧的保留部分转化成对于阻挡部分的材料可选择性蚀刻的材料包 括：氧化第一部分的该部分、第二部分的该部分和第一层中位于硬掩模两 侧的保留部分。

根据本发明的又一方面，提供了一种半导体结构，包括：异质结构和 栅极结构。其中，异质结构包括：阻挡部分，与第一部分和第二部分分别 形成异质结，阻挡部分的带隙与每个第一部分和第二部分的带隙都重叠， 和当沟道区是p型时，阻挡部分相对于每个第一部分和第二部分都具有正 价带偏移，或当沟道区是n型时，阻挡部分相对于每个第一部分和第二部 分都具有正导带偏移。栅极结构，被配置在异质结构中包括异质结的部分 上方，栅极结构包括介电层和堆叠在介电层上方的栅电极；以及第一掺杂 区和第二掺杂区，分别被配置在位于栅极结构的相对两侧的第一部分和第 二部分中，每个第一掺杂区和第二掺杂区相对于异质结构中上方配置有栅 极结构的部分都具有相反的导电类型。

优选地，异质结构形成从衬底的表面突出的鳍结构的至少一部分；以 及栅极结构围绕异质结构中包括异质结的部分。

优选地，异质结构形成在位于衬底的表面上方的层中；以及栅极结构 被配置在异质结构中包括异质结的部分上方。

优选地，异质结构形成悬置在衬底的表面上方的纳米线结构；以及栅 极结构围绕异质结构中包括异质结的部分。

优选地，对于p型沟道区而言，阻挡部分由Si_1-xGe_x形成，和第一部分 和第二部分由Si_1-yGe_y形成，其中，0≦x<y≦1；或对于n型沟道区而言， 阻挡部分由Si_xGe_1-x形成，和第一部分和第二部分由Si_yGe_1-y形成，其中， 0≦x<y≦1。

优选地，通过鳍结构中位于异质结构下方的部分使异质结构的第一部 分和第二部分发生应变；以及阻挡部分与鳍结构中位于异质结构下方的部 分具有相同的材料。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明 的各方面。值得注意的是，根据工业中的标准实践，对各种部件没有按比 例绘制。实际上，为了清楚论述起见，可以任意地增大或缩小各个部件的 尺寸。

图1A是根据一些实施例的具有异质结构沟道区的FinFET结构的示意 性立体图。

图1B是根据一些实施例的沿着图1A中的线A-A’截取的截面图。

图2A是根据一些实施例示出图1A中的p型FinFET结构在多种栅极 电压和漏极电压条件下从源极区至漏极区的能带图的示意图。

图2B是根据一些实施例示出图1A中的p型FinFET结构从栅极结构 至鳍结构中的区域的能带图的示意图。

图3A是根据一些实施例示出图1A中的n型FinFET结构在多种栅极 电压和漏极电压条件下从源极区至漏极区的能带图的示意图。

图3B是根据一些实施例示出图1A中的n型FinFET结构从栅极结构 至鳍结构中的区域的能带图的示意图。

图4至图7是根据一些实施例的通过图1A中的FinFET结构的制造工 艺中的操作形成的半导体结构的示意性立体图。

图8A是根据一些实施例的具有异质结构沟道区的纳米线FinFET结构 的示意性立体图。

图8B是根据一些实施例的沿着图8A中的线B-B’截取的截面图。

图9和图10A至图14A是根据一些实施例的通过图8A中的纳米线 FinFET结构的制造工艺中的操作形成的半导体结构的示意性立体图。

图10B至图14B是分别沿着图10A至图14A中的线B-B’截取的截面 图。

图15是根据一些实施例的具有用于PMOS结构的异质结构沟道区和用 于NMOS结构的异质结构沟道区的平面互补金属氧化物半导体(CMOS) 结构的示意性截面图。

图16是示出PMOS结构在多种漏极电压条件下从源极区至漏极区的能 带图，和NMOS结构在多种漏极电压条件下从源极区至漏极区的能带图的 示意图。

图17是根据一些实施例示出PMOS结构从栅极结构至衬底中的阱区的 能带图，和NMOS结构从栅极结构至衬底的能带图的示意图。

图18至图21是根据一些实施例的通过图15中的CMOS结构的制造 工艺中的操作形成的半导体结构的示意性截面图。

具体实施方式

以下公开内容提供了许多用于实现主题的不同特征的不同实施例或实 例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是 实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者 上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实 施例，且也可以包括在第一部件和第二部件之间可以形成额外的部件，从 而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在 各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并 且其本身不指示所讨论的各个实施例和/或结构之间的关系。

而且，为便于描述，在本文中可以使用诸如“在…之下”、“在…下 方”、“下方的”、“在…之上”、“上面的”、“下面的”、“顶部”、 “底部”等的空间相对位置术语，以易于描述如图中所示的一个元件或部 件与另一个(另一些)元件或部件的关系。除了图中所示的方位外，空间 相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式 定向(旋转90度或在其他方位上)，并且因此可以对本文中使用的空间相 对位置描述符作同样地解释。应当理解，当一个部件形成在另一部件或衬 底上方时，可以存在介入部件

图1A是根据一些实施例的具有异质结构沟道区的FinFET结构10的 示意性立体图。图1B是根据一些实施例的沿着图1A中的线A-A’截取的截 面图。图1A和图1B示出了包括异质结构沟道区152(在图1B中标记) 的鳍结构120，其中异质结构沟道区152由通过阻挡部分104分隔开的高 迁移率部分122和124的各部分形成。参考图1A，FinFET结构10包括衬 底100、介电隔离区112、鳍结构120和栅极结构132。

在一些实施例中，衬底100是由诸如硅的元素材料制成的块状半导体 衬底。在其他实施例中，衬底100是由诸如砷化镓的化合物材料制成的块 状半导体衬底。用其他元素半导体材料、化合物半导体材料或合金半导体 材料制成的衬底100都在本发明的预期范围内。在一些实施例中，使用如 图8A中示例性地示出的绝缘体上半导体(SOI)衬底来代替块状半导体衬 底。在一些实施例中，衬底100具有顶面100A(标记在顶面水平处)。

在一些实施例中，在衬底100的顶面100A上形成诸如浅沟槽隔离(STI) 的介电隔离区112。其中填充有介电材料的沟槽的相邻侧壁形成鳍结构 120。在一些实施例中，进一步蚀刻介电隔离区112至介电隔离区112的顶 面112A的水平处，从而鳍结构120具有超出顶面112A的暴露部分。在一 些实施例中，介电隔离区112包括氧化硅、氮化硅、氧氮化硅、氟硅酸盐 (FSG)和/或合适的低k介电材料。

在一些实施例中，鳍结构120从衬底100的表面100A处伸出。在一些 实施例中，鳍结构120包括位于高迁移率部分122和124之间的阻挡部分 104的异质结构，和位于异质结构下方的区102。在一些实施例中，异质结 构形成鳍结构120中延伸超出介电隔离区112的顶面112A的部分。鳍结构 120中延伸超出介电隔离区112的顶面112A的部分包括由栅极结构132围 绕的沟道区152(标记在图1B中)。位于高迁移率部分122和阻挡部分104 之间的异质结以及位于高迁移率部分124和阻挡部分104之间的异质结都 在沟道区152内。

在一些实施例中，高迁移率部分122和124延伸超出沟道区152以分 别形成源极区154和漏极区156(标记在图1B中)。在一些实施例中，对 于p型沟道区152而言，高迁移率部分122和124中分别位于源极区154 和漏极区156的部分掺杂有诸如硼的p型掺杂剂。在其他实施例中，对于 n型沟道区152而言，高迁移率部分122和124中分别位于源极区154和 漏极区156的部分掺杂有诸如磷和砷的n型掺杂剂。

在一些实施例中，跨越鳍结构120的栅极结构132包括栅极介电层和 栅电极，没有详细示出栅极介电层和栅电极以便更清楚地示出由栅极结构 132围绕的沟道区152。在一些实施例中，栅极介电层包括以共形的方式围 绕沟道区152的一个或多个介电层。在其他实施例中，栅极介电层还形成 栅极结构132的侧壁。在一些实施例中，该栅极介电层包括高k介电材料， 诸如，HfO₂、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、 ZrO₂、Y₂O₃、La₂O₅、Gd₂O₅、TiO₂、Ta₂O₅、SrTiO或它们的组合。栅电极覆 盖在栅极介电层上方。在一些实施例中，该栅电极包括共形地形成在栅极 介电层上方以调整晶体管的阈值电压的功函金属层和覆盖在功函金属层上 方以用作栅电极的主要导电部分的填充金属。功函金属层的实例包括TaC、 TaN、TiN、TaAlN、TaSiN和它们的组合。填充金属的实例包括W、Al、 Cu以及它们的组合。

在一些实施例中，为了提高沟道区152的迁移率，使用比区102具有 更高迁移率的材料以形成高迁移率部分122和124。在一些实施例中，由 硅形成区102。因为锗比硅具有更高的空穴迁移率，所以具有由锗或硅锗 合金形成的高迁移率部分122和124的p型沟道区152比由与区102相同 的材料形成的沟道区152具有更高的空穴迁移率。在其他实施例中，由砷 化镓形成区102。因为砷化铟比砷化镓具有更高的电子迁移率，所以具有 由砷化铟或砷化铟镓合金形成的高迁移率部分122和124的n型沟道区152 比由与区102相同的材料形成的沟道区152具有更高的电子迁移率。

在一些实施例中，为了提高沟道区152的迁移率，使用与区102具有 不同的晶格常数的材料形成高迁移率部分122和124。在一些实施例中， 对于p型沟道区152而言，对高迁移率部分122和124施加压缩应变以提 高沟道区152的迁移率。在一些实施例中，由硅形成区102。因为锗比硅 具有更大的晶格常数，所以具有由锗或硅锗合金形成的高迁移率部分122 和124的p型沟道区152通过下面的区102发生压缩应变。在其他实施例 中，由砷化镓形成区102。因为锑化镓比砷化镓具有更大的晶格常数，所 以具有由锑化镓或锑化镓砷合金形成的高迁移率部分122和124的p型沟 道区152通过下面的区102发生压缩应变。在一些实施例中，对于n型沟 道区152而言，对高迁移率部分122和124施加拉伸应变以提高沟道区152 的迁移率。在一些实施例中，在块状硅上由弛豫的硅锗合金层形成区102 和衬底100。因为硅比锗具有更小的晶格常数，所以具有由硅或者由比区 102具有更小的锗原子百分比的硅锗合金形成的高迁移率部分122和124 的n型沟道区152通过下面的区102发生拉伸应变。

通过在沟道区152中形成异质结构，通过对高迁移率部分122和124 使用更高的迁移率材料，和/或通过对高迁移率部分122和124使用具有不 同晶格常数的材料从而使得高迁移率部分122和124通过下面的区102发 生应变而提高了沟道区152的迁移率。然而，伴随着迁移率中的提高的是 具有更高迁移率材料或具有不同晶格常数的材料的带隙能的降低。因此， 由与区102的材料相同的材料或由具有在高迁移率部分122或124与区102 之间的迁移率或晶格常数的材料制成阻挡部分104，阻挡部分104形成在 高迁移率部分122和124之间以降低泄漏电流，这将参考图2A至图3B更 详细地描述。

图2A是根据一些实施例示出p型FinFET结构10(图1A所示)在多 种栅极电压和漏极电压下从图1B中示出的源极区154至漏极区156的能带 图22、24和26的示意图。每个能带图22、24和26都包括源极区154、 沟道区152和漏极区156的导带Ec和价带Ev。参考图1B和图2A，从源 极区154至漏极区156，所遇部分是源极区154中的p型掺杂的高迁移率 部分122、沟道区152中的n型掺杂或未掺杂的高迁移率部分122、阻挡部 分104和高迁移率部分124，以及位于漏极区156中的p型掺杂的高迁移 率部分124。在一些实施例中，由硅或硅锗合金(Si_1-xGe_x)形成阻挡部分 104，而由锗或硅锗合金(Si_1-yGe_y)形成高迁移率部分122和124，其中， 0≦x＜y≦1。在这样的Ge原子百分比条件下，阻挡部分104相对于每个高 迁移率部分122和124都具有正价带偏移(诸如，ΔEv₁₁)。换句话说，对 于作为载流子的空穴，阻挡部分104比高迁移率部分122或124具有更大 的价带能。

能带图22与高栅极电压、高漏极电压和高源极电压的条件相对应。本 文中使用的术语“高”和“低”是相对的并且表示电压分别等于例如Vdd 和0V。在能带图22的条件下，晶体管为截止状态。源极区154和漏极区 156都接收高电压，这导致源极区154侧的费米能级E_FS和漏极区156侧的 费米能级E_FD相同。源极区154和沟道区152之间的p-n结在源极至栅极零 偏压的条件下生成了具有阻挡高度为BH₁₁的空穴能量阻挡。阻挡部分104 进一步通过价带偏移ΔEv₁₁来增大空穴能量阻挡，因此进一步防止了电流从 源极区154泄露至漏极区156。

能带图24与低栅极电压、低于高漏极电压的漏极电压和高源极电压的 条件相对应。在能带图24的条件下，晶体管为导通状态。漏极区156接收 低于高漏极电压的电压，这导致费米能级E_FD将通过降低一些电压而降低 至费米能级E’_FD。相对于空穴，费米能级E_FD高于费米能级E’_FD。通过施 加的栅极至源极电压，将通过源极区154和沟道区152之间的p-n结生成 阻挡高度BH₁₁降低为阻挡高度BH₁₂。虽然阻挡部分104进一步增大了空穴 能量阻挡，但是阻挡部分104的厚度小于栅极结构132的栅极长度(图1B 中所示)，因此正价带偏移位于锗原子百分比较低的硅或硅锗合金和锗原 子百分比较高的锗或硅锗合金之间。所以，空穴可以通过量子隧穿来遂穿 空穴能量阻挡或通过热载流子注入而跃过空穴能量阻挡。

能带图26与高栅极电压、低漏极电压和高源极电压的条件相对应。在 能带图26的条件下，晶体管为截止状态。漏极区156接收低漏极电压，这 导致费米能级E_FD将通过降低一些电压而降低至费米能级E”_FD。源极区154 和沟道区152之间的p-n结在源极至栅极的偏压为零的条件下将生成具有 阻挡高度BH₁₁的空穴能量阻挡。然而，由于较小的栅极长度，较低的漏极 电压导致空穴能量阻挡降低为阻挡高度BH₁₃，因此产生一种称为漏致阻挡 降低(DIBL)的现象。这种阻挡高度的降低可以增大从源极区154至漏极 区156的泄露电流。阻挡部分104引入的正价带偏移ΔEv₁₂补偿了阻挡高度 的降低，从而降低了泄露电流。

高迁移率部分122或124和阻挡部分104的能带在异质结构的界面处 受到能带弯曲(band bending)从而建立平衡。为了简化，在能带图22、24 和26中未示出能带弯曲效果。能带图22、24和26的形状以及能带弯曲效 应带来的能带偏移都在本发明的预期范围内。此外，在图2A的实施例中， 含有Si_1-xGe_x和Si_1-yGe_y的异质结构具有交错型(II型)结。诸如通过 GaAs_1-xSb_x和GaAs_1-ySb_y形成的跨越型(I型)结的其他类型的结都在本发 明的预期范围内。

图2B是根据一些实施例示出了p型FinFET结构10(图1A所示)的 从图1B中示出的栅极结构132至区102的能带图28的示意图。参考图1B 和图2B，能带图包括栅极结构132的栅极介电质部分、沟道区152中的高 迁移率部分124和区102的导带Ec和价带Ev。在一些实施例中，由锗或 硅锗合金(Si_1-yGe_y)形成高迁移率部分124，而由硅或硅锗合金(Si_1-xGe_x) 形成区102，其中，0≦x＜y≦1。栅极结构132的栅极介电质部分包括绝 缘材料并且因此具有较大的带隙。当栅极电压被降低时，栅极结构132侧 边的能带(未示出)增大，导致栅极介电质部分的能带向着栅极结构132 侧边向上倾斜，并且高迁移率部分124的价带Ev向着栅极介电质部分和高 迁移率部分124之间的界面向上弯曲。当栅极电压足够低时，高迁移率部 分124的价带Ev将弯曲为足够接近费米能级E_F并引起空穴的反转层。此 外，区102具有自高迁移率部分124的正价带偏移，从而空穴的反转层限 定在量子阱中，从而增加了沟道区152中的空穴密度。

图3A是根据一些实施例示出了n型FinFET结构(图1A所示)在多 种栅极电压和漏极电压条件下从图1B中示出的源极区154至漏极区156 的能带图32、34和36的示意图。与参考图2A描述的实施例相比，从源极 区154至漏极区156(均标记在图1B和图3A中)，所遇部分是源极区154 中的n型掺杂的高迁移率部分122、沟道区152中的均为p型掺杂或未掺 杂的高迁移率部分122、阻挡部分104和高迁移率部分124，以及位于漏极 区156中的n型掺杂的高迁移率部分124。在一些实施例中，由锗或硅锗 合金(Si_1-xGe_x)形成阻挡部分104，而由硅或硅锗合金(Si_1-yGe_y)形成高 迁移率部分122和124，其中，对于n型沟道区152而言，0≦x＜y≦1。 在这样的Ge原子百分比条件下，阻挡部分104相对于每个高迁移率部分 122和124都具有正导带偏移(诸如，ΔEv₂₁)。换句话说，对于作为载流 子的电子，阻挡部分104比高迁移率部分122或124具有更大的导带能。

能带图32与低栅极电压、低漏极电压和低源极电压的条件相对应。在 能带图32的条件下，晶体管为截止状态。源极区154和漏极区156都接收 低电压，这导致源极区154的侧边上的费米能级E_FS和漏极区156的侧边 上的费米能级E_FD相同。源极区154和沟道区152之间的p-n结在源极至栅 极的偏压为零的条件下生成了具有阻挡高度BH₂₁的电子能量阻挡。阻挡部 分104进一步通过导带偏移ΔEv₂₁来增大电子能量阻挡，因此进一步防止了 电流从源极区154泄露至漏极区156。

能带图34与高栅极电压、高于低漏极电压的漏极电压和低源极电压的 条件相对应。在能带图34的条件下，晶体管为导通状态。漏极区156接收 高于低漏极电压的电压，这导致费米能级E_FD将通过增大一些电压而降低 至费米能级E’_FD。相对于电子，费米能级E_FD高于费米能级E’_FD。通过施 加的栅极至源极电压，将通过源极区154和沟道区152之间的p-n结生成 的阻挡高度BH₂₁降低为阻挡高度BH₂₂。此外，虽然阻挡部分104进一步增 大了电子能量阻挡，但是，电子可以通过量子隧道遂穿电子能量阻挡或通 过热载流子注入跃过电子能量阻挡。

能带图36与低栅极电压、高漏极电压和低源极电压的条件相对应。在 能带图36的条件下，晶体管为截止状态。漏极区156接收高漏极电压，这 导致费米能级E_FD将通过增大一些电压而降低至费米能级E”_FD。源极区154 和沟道区152之间的p-n结在栅极至源极的偏压为零的条件下将生成具有 阻挡高度BH₂₁的电子能量阻挡。然而，由于较小的栅极长度，较低的漏极 电压导致电子能量阻挡降低为阻挡高度BH₂₃。这种阻挡高度的降低可以增 大从源极区154至漏极区156的泄露电流。阻挡部分104引入的正导带偏 移ΔEv₂₂补偿了阻挡高度的降低，从而降低了泄露电流。

高迁移率部分122或124和阻挡部分104的能带在异质结构的界面处 受到能带弯曲(band bending)从而建立平衡。为了简化，在能带图32、34 和36中未示出能带弯曲效应。能带图32、34和36的形状以及能带弯曲效 应带来的能带偏移都在本发明的预期范围内。此外，在图3A的实施例中， 含有Si_1-xGe_x和Si_1-yGe_y的异质结构具有交错型(II型)结。其他类型的结， 诸如，由In_xGa_1-xAs和In_yGa_1-yAs形成的跨越型(I型)结都在本发明的预 期范围内。

图3B是根据一些实施例示出了n型FinFET结构10(图1A所示)从 图1B中示出的栅极结构132至区102的能带图38的示意图。参考图1B 和图3B，能带图包括栅极结构132的栅极介电质部分、沟道区152中的高 迁移率部分124和区102中的导带Ec和价带Ev。在一些实施例中，由硅 或硅锗合金(Si_1-yGe_y)形成高迁移率部分124，而由锗或硅锗合金(Si_1-xGe_x) 形成区102，其中，0≦x＜y≦1。当栅极电压增加到足够高时，由于通过 区102引入的正导带偏移，将形成电子的反转层，并且将电子的反转层限 定在量子阱中，从而增加了沟道区152中的电子密度。

图4至图7是根据一些实施例的通过图1A中的FinFET结构10的制 造工艺中的操作形成的半导体结构的示意性立体图。参考图4，形成从衬 底100的顶面100A突出的鳍结构102。在一些实施例中，通过在块状半导 体衬底中蚀刻沟槽形成鳍结构102。衬底的顶面100A与沟槽的底面位于同 一水平面。沟槽之间是从衬底100的顶面100A延伸的鳍结构102。此外， 沟槽填充有如参考图1A所描述的介电材料以形成介电隔离区112。在一些 实施例中，进一步蚀刻介电隔离区112，以从介电隔离区112暴露出鳍结 构102中超出介电隔离区112的顶面112A的层103。

参考图5-1，在鳍结构102的层103上形成硬掩模502。在一些实施例 中，为了形成硬掩模502，在介电隔离区112的表面112A上方和鳍结构102 的层103上方毯式沉积一个或多个硬掩模层，并且在一个或多个硬掩模层 上形成光刻胶层。可以使用诸如物理汽相沉积(PVD)、化学汽相沉积 (CVD)、原子层沉积(ALD)或其他合适的方法的任何方法来沉积一个 或多个硬掩模层和光刻胶层。用于形成如图1A所示的栅极结构132的光掩 模用于将光刻胶层图案化为限定硬掩模502所在区域的光刻胶掩模。然后 光刻胶掩模的图案被转印至一个或更多硬掩模层以形成硬掩模502。例如， 使用各向异性干刻蚀实施将光刻胶掩模的图案转印至硬掩模502。

参考图5-2，去除图5-1中示出的层103中的部分1032和1034，而将 层103中的部分1036和1038转化为相对于阻挡部分104的可选择性蚀刻 部分。硬掩模502中覆盖部分1036、104和1038的正面的部分没有绘制出， 从而可以标记部分1036、104和1038。在一些实施例中，例如，使用各向 异性干刻蚀去除层103中的部分1032和1034。根据一些实施例，为了将 层103中的部分1036和1038转化为相对于阻挡部分104的可选择性蚀刻 部分，对部分1036和1038进行热氧化。以由硅形成的鳍结构102为例， 将部分1036和1038转化为氧化硅。为了简化，没有示出对鳍结构的其他 部分(诸如，鳍结构102的在去除部分1032和1034之后暴露的表面)的 氧化。

参考图5-3，去除图5-2中示出的部分1036和1038，从而使得部分1036 和1038之间的阻挡部分104保留。在一些实施例中，例如，使用氧化硅的 各向同性湿刻蚀来去除部分1036和1038。由于氧化硅和硅之间的蚀刻选 择性，因此保留了阻挡部分104。然后，使用适当的蚀刻技术去除硬掩模 502。

参考图6，在位于阻挡部分104相对两侧的剩余的鳍结构102的表面 上以及在阻挡部分104的表面上生长高迁移率材料的外延层121。在一些 实施例中，使用选择性外延沉积工艺在鳍结构102和阻挡部分104上选择 性地形成诸如Si_1-xGe_x的高迁移率材料。

参考图7，平坦化图6所示的外延层121，从而形成高迁移率部分122 和124。在一些实施例中，例如，使用化学机械抛光(CMP)来平坦化外 延层121，直至外延层121与阻挡部分104共面，因此形成具有异质结构 的鳍结构120，异质结构包括通过阻挡部分104分隔开的高迁移率部分122 和124。

参考图1A，形成跨越鳍结构120的栅极结构132。在一些实施例中， 通过替代栅极工艺形成栅极结构132。首先形成跨越鳍结构120的牺牲栅 极结构。如参考图5-1至图5-3描述，使用还用于形成阻挡部分104的光掩 模来形成牺牲栅极的图案。在一些实施例中，形成环绕牺牲栅极结构的侧 壁间隔件。在鳍结构120的后续处理(诸如，将掺杂剂注入鳍结构120的 源极区154和漏极区156(在图1B中标记))之后，在鳍结构120和表面 112A上方形成层间介电(ILD)层，并且去除牺牲栅极结构且用栅极结构 132代替牺牲栅极结构，如参考图1A的描述，栅极结构132具有栅极介电 层和栅电极。在其他实施例中，通过非替代栅极工艺形成栅极结构132。 在鳍结构120和表面112A上方形成各层(诸如，栅极介电层和用于栅电极 的各层)。然后，如参考图5-1至图5-3描述，通过使用还用于形成阻挡部 分104的光掩模将各层图案化成栅极结构132。

图8A是根据一些实施例的具有异质结构沟道区的纳米线FET结构80 的示意性立体图。图8B是根据一些实施例的沿着图8A中的线B-B’截取的 截面图。图8A和图8B示出了纳米线结构820包括异质结构沟道区862(标 记在图8B中)，异质结构沟道区862由通过阻挡部分814分隔开的高迁移 率部分8222和8242的各部分形成。参考图8A和图8B，纳米线FET结构 80包括衬底800、纳米线结构820、栅极结构842、侧壁区832和834和层 间介电(ILD)层852。

在一些实施例中，衬底800是绝缘体上半导体(SOI)衬底的部分。如 图9的示例性示出，SOI衬底包括半导体层802、位于半导体层802上的绝 缘层804和位于绝缘层804上的半导体层806。随后将半导体层806图案 化成悬置在绝缘层804上方的纳米线结构8124。在本发明中，将半导体层 802和绝缘层804称为纳米线FET结构80的衬底800。在一些实施例中， 由硅制成半导体层802，而绝缘层是埋氧(BOX)层。在一些实施例中， 由诸如硅的元素材料或诸如硅锗的合金材料制成半导体层806。在其他实 施例中，由诸如砷化镓的化合物材料或诸如砷化铟镓或锑化镓砷的合金材 料来制成半导体层806。由其他元素半导体材料、化合物半导体材料或合 金半导体材料制成的衬底800都在本发明的预期范围内。

在一些实施例中，纳米线结构820悬置在绝缘体层804上方。在一些 实施例中，纳米线结构820包括位于高迁移率部分8222和8242之间的阻 挡部分814的异质结构以及位于异质结构的相对两侧的高迁移率部分延伸 部8224和8244。在一些实施例中，异质结构形成由栅极结构842围绕的 沟道区862。高迁移率部分8222和阻挡部分814以及高迁移率部分8242 和阻挡部分814之间的异质结都在沟道区862内。

高迁移率部分8222和8242以及阻挡部分814的示例性材料和高迁移 率部分8222和8242提高沟道区862的迁移率的方式都类似于参考图1A 和1B描述的FinFET结构10，除了纳米线结构820是悬置在绝缘体区804 上方，因此不会使高迁移率部分8222和8242通过下面的层发生应变。高 迁移率部分延伸部8224和8244的材料与高迁移率部分8222和8242的材 料相同。此外，阻挡部分814降低从源极区864至漏极区866的泄漏电流 的方式类似于参考图2A至图3B的描述，因此在这里省略。

在一些实施例中，在绝缘层804上形成围绕纳米线结构820的沟道区 862的栅极结构842。与参考图1A和图1B的那些描述相类似，栅极结构 842包括栅极介电层和栅电极。

在一些实施例中，在栅极结构842的相对侧上形成侧壁区832和834， 侧壁区832和834分别接触高迁移率部分延伸部8224和8244。在一些实 施例中，由诸如非晶硅、非晶硅锗合金等的非晶材料形成侧壁区832和834。 位于栅极结构842相对两侧的源极区864和漏极区866分别包括高迁移率 部分延伸部8224和侧壁区832，以及高迁移率部分延伸部8244和侧壁区 834。根据沟道区862的类型，源极区864和漏极区866掺杂有p型掺杂剂 或n型掺杂剂。

在一些实施例中，在绝缘层804上形成ILD层852，并且ILD层852 覆盖栅极结构842的暴露侧壁和侧壁区834。在一些实施例中，ILD层852 包括氧化物材料和低k介电材料。

图9和图10A至图14A是根据一些实施例的通过图8A中的纳米线FET 结构80的制造工艺中的操作而形成的半导体结构的示意性立体图。图10B 至图14B是分别沿着图10A至图14A中的线B-B’截取的截面图。参考图9， 纳米线结构8124悬置在绝缘层804的表面804A上方。在一些实施例中， 为了形成纳米线结构8124，例如，通过光刻工艺和蚀刻工艺(诸如，反应 离子刻蚀(RIE))图案化SOI衬底的半导体层806以形成通过焊盘区806 悬置的纳米线结构8124。一旦焊盘区806和纳米线结构8124被图案化， 各向同性蚀刻工艺通过去除绝缘层804的一部分将纳米线结构8124悬置在 绝缘层804上方。在一些实施例中，将纳米线结构8124平滑为具有圆形或 椭圆形截面。在一些实施例中(未示出)，通过氧化工艺减薄纳米线结构 8124。

参考图10A和10B，在绝缘层804的表面804A上形成围绕纳米线结 构8124的一部分的牺牲栅极结构1042。在一些实施例中，为了形成牺牲 栅极结构1042，在焊盘区8122和绝缘层804的表面804A上毯式沉积牺牲 栅极层。在一些实施例中，牺牲栅极层包括可光刻图案化的介电材料。在 一些实施例中，采用旋涂沉积工艺沉积牺牲栅极层。然后，将牺牲栅极层 图案化成牺牲栅极结构1042。在一些实施例中，在形成牺牲栅极结构1042 之后，实施退火工艺以硬化牺牲栅极结构1042。

参考图11A和11B，去除焊盘区8122和纳米线结构8124的部分81242 和81244(图10A和图10B中所示)，从而保留阻挡部分814。在一些实 施例中，采用各向同性湿刻蚀工艺或各向同性RIE工艺去除焊盘区8122 和部分81242和81244。类似于参考图5-1至图5-3描述的工艺，在一些实 施例中，采用各向异性干蚀刻工艺来去除焊盘区8122和部分81242和 81244，之后氧化纳米线结构8124中被牺牲栅极结构1042围绕的部分并且 使用各向同性湿蚀刻工艺去除氧化物。

参考图12A和图12B，外延生长高迁移率部分8222和8242和相应的 高迁移率部分延伸部8224和8244。由此产生的结构是纳米线结构820。在 一些实施例中，使用选择性外延生长工艺在阻挡部分814(标记在图11A 和图11B中)的暴露截面上生长高迁移率部分8222和8242和相应的高迁 移率部分延伸部8224和8244。高迁移率部分延伸部8224和8244超出牺 牲栅极结构1042并且具有小斜面。参考图8A和图8B已经描述了高迁移 率部分8222和8242和相应的高迁移率部分延伸部8224和8244的示例性 材料，因此在这里省略。

参考图13A和图13B，在牺牲栅极结构1042的相对两侧上形成侧壁区 832和834，并且侧壁区832和834接触高迁移率部分延伸部8224和8244 (图12A和图12B中所示)。在一些实施例中，为了形成侧壁区832和834， 在绝缘层804的表面804A的暴露部分上、高迁移率部分延伸部8224和8244 上和牺牲栅极结构1042上毯式沉积非晶层。在一些实施例中，在与用于外 延生长高迁移率部分延伸部8224和8244的同一腔室中形成非晶层。在形 成高迁移率部分延伸部8224和8244之后，改变腔室内的化学物质以形成 非晶层。使用同一腔室来外延生长高迁移率部分延伸部8224和8244与非 晶层可防止形成干扰物，诸如，高迁移率部分延伸部8224或8244和侧壁 区832或834之间的氧化物材料。然后，使用诸如RIE的蚀刻工艺去除非 晶层的部分以形成侧壁区832和834。此外，在一些实施例中，例如，使 用离子注入来掺杂高迁移率部分延伸部8224和8244及相应的侧壁区832 和834以形成源极区864和漏极区866(标记在图8B中)。在其他实施例 中，由原位掺杂的材料形成高迁移率部分延伸部8224和8244及相应的侧 壁区832和834。此外，在一些实施例中，分别在侧壁区832和834上形 成硅化物区(未示出)。

参考图14A和图14B，在绝缘层804上形成ILD层852并且ILD层852 覆盖牺牲栅极结构1042(图13A和图13B中所示)的暴露的侧壁和侧壁区 832和834，并且去除牺牲栅极结构1042。在一些实施例中，在绝缘层804、 牺牲栅极结构1042和侧壁区834的各暴露部分上方形成作为覆盖层的ILD 层852。例如，使用CMP平坦化覆盖层直到它与牺牲栅极结构1042共面。 然后，在一些实施例中，去除牺牲栅极结构1042，使得暴露纳米线结构820 的沟道区862(标记在图8B中)。在一些实施例中，例如，使用对牺牲栅 极结构1042的材料和ILD层852的材料具有选择性的化学蚀刻工艺来去除 牺牲栅极结构1042。

参考图8A和图8B，形成代替牺牲栅极结构1042(在图14A和图14B 中示出为被去除)的栅极结构842。在一些实施例中，在暴露的纳米线结 构820周围形成栅极介电层。在形成栅极介电层之后，在介电层周围形成 栅电极。在一些实施例中，在栅极介电层和ILD层852的各暴露部分上方 形成栅电极层，并且进一步平坦化栅电极层直到它与ILD层852共面从而 形成栅电极。已经参考图1A和图1B提供了栅极介电层和栅电极的示例性 材料。

图15是根据一些实施例的具有用于PMOS结构51的异质结构沟道区 552和用于NMOS结构52的异质结构沟道区562的平面互补金属氧化物半 导体(CMOS)结构50的示意性截面图。图15示出，对于PMOS结构51 而言，异质结构沟道区552是掩埋的沟道并且包括高迁移率部分5122和 5124中被阻挡部分514分隔开的部分，而对于NMOS结构52而言，异质 结构沟道区562是表面沟道并且包括高迁移率部分5222和5224中被阻挡 部分524分隔开的部分。参考图15，PMOS结构51包括衬底500、位于高 迁移率部分5122和5124之间的阻挡部分514的异质结构、覆盖部分516、 阱区510、具有间隔件519的栅极结构518以及源极区554和漏极区556。 NMOS结构52包括衬底500、应力源部分520、位于高迁移率部分5222和 5224之间的阻挡部分524的异质结构、具有间隔件529的栅极结构528以 及源极区564和漏极区566。

在一些实施例中，衬底500是块状半导体衬底。在其他实施例中，衬 底(未示出)是SOI衬底。在一些实施例中，衬底500是p型掺杂的。在 一些实施例中，衬底500具有顶面500A(在顶面的水平处标记)。

在一些实施例中，对于PMOS结构51而言，在衬底500的顶面500A 上形成具有阻挡部分514及高迁移率部分5122和5124的异质结构。在具 有阻挡部分514及高迁移率部分5122和5124的异质结构上形成覆盖部分 516。在覆盖部分516、具有阻挡部分514及高迁移率部分5122和5124的 异质结构、以及衬底500中形成n型阱区510。在覆盖部分516上形成栅 极结构518。类似于参考图1A和图1B的描述，栅极结构518包括栅极介 电层和栅电极。PMOS结构51的沟道区552位于栅极结构518下方，并且 是位于覆盖部分516下方的掩埋的沟道。沟道区552包括高迁移率部分5122 和5124中被阻挡部分514分隔开的部分。因此，位于高迁移率部分5122 和阻挡部分514、以及高迁移率部分5124和阻挡部分514之间的异质结都 在沟道区552内。此外，在栅极结构518的相对两侧上的阱区510中形成 源极区554和漏极区556。

在一些实施例中，对于NMOS结构52而言，在下面的应力源部分520 上形成具有阻挡部分524及高迁移率部分5222和5224的异质结构，并且 在衬底500的顶面500A上形成应力源部分520。在具有阻挡部分524及高 迁移率部分5222和5224的异质结构上形成栅极结构528。类似于参考图 1A和图1B的描述，栅极结构518包括栅极介电层和栅电极。NMOS结构 52的沟道区562位于栅极结构528下方并且是在其上直接形成栅极结构 528的表面沟道。沟道区562包括高迁移率部分5222和5224中通过阻挡 部分524分隔开的部分。因此，位于高迁移率部分5222和阻挡部分524、 以及高迁移率部分5224和阻挡部分524之间的异质结都在沟道区562内。 此外，在均位于栅极结构528的相对两侧的相应的高迁移率部分5222和 5224、应力源部分520以及衬底500中形成源极区564和漏极区566。

在一些实施例中，由弛豫的Si_1-xGe_x形成衬底500和阻挡部分514。由 应变的Si_1-yGe_y形成高迁移率部分5122和5124、应力源部分520和阻挡部 分524。由应变的Si_1-zGe_z形成覆盖部分516和高迁移率部分5222和5224， 其中，0≦Z≤x≤y≦1。通过这种方式，由具有比Si更高空穴迁移率的材料 形成高迁移率部分5122和5124，并且高迁移率部分5122和5124通过衬 底500发生压缩应变，从而提高了空穴迁移率。由具有与Si相同或更高电 子迁移率的材料形成高迁移率部分5222和5224，并且高迁移率部分5222 和5224通过下面的应力源部分520发生拉伸应变，从而提高了电子迁移率。 均由诸如参考图1A和图1B描述的化合物半导体材料和其合金的其他材料 制成的衬底500、用于p型沟道区552的异质结构、应力源部分520和n 型沟道区562的异质结构都在本发明的预期范围内。

图16是示出PMOS结构51在多种漏极电压条件下从源极区554至漏 极区556的能带图62和64，以及NMOS结构52在多种漏极电压条件下从 源极区564至漏极区566的能带图66和68的示意图。能带图62对应于 PMOS结构51在截止状态并且PMOS结构51受到高漏极电压的条件，而 能带图64对应于PMOS结构51在截止状态并且PMOS结构51受到低漏 极电压的条件。结果表明，当栅极结构518(图15中所示)的栅极长度较 小时，漏极电压的降低导致源极区554和沟道区552的p-n结之间的阻挡 从阻挡高度BH₃₁降低至BH₃₂。在阻挡部分514比高迁移率部分5122和5124 具有更高的锗原子百分比的条件下，阻挡部分514相对于每个高迁移率部 分5122和5124都具有正价带偏移ΔE_V3，从而降低了从源极区5122至漏极 区5124的泄露电流。此外，能带图66对应于NMOS结构52在截止状态 并且NMOS结构52受到低漏极电压的条件，而能带图68对应于NMOS 结构52在截止状态并且NMOS结构52受到高漏极电压的条件。在阻挡部 分524比高迁移率部分5222和5224具有更高的硅原子百分比的条件下， 阻挡部分524相对于每个高迁移率部分5222和5224都具有正导价带偏移 ΔE_V4，从而当由于漏极电压的增大而导致源极区564至沟道区562的阻挡 从阻挡高度H₄₁降低至H₄₂时，降低了泄露电流。

图17是根据一些实施例示出PMOS结构51从栅极结构518至衬底500 中的阱区510的能带图72，以及NMOS结构52从栅极结构528至衬底500 的能带图74的示意图。对于PMOS结构51而言，当栅极电压降低时，高 迁移率部分5124的价带Ev将向着覆盖部分516和高迁移率部分5124之间 的界面弯曲为足够接近费米能级E_F并导致空穴的反转层。此外，由于衬底 500中的阱区510自高迁移率部分5124的正价带偏移，因此空穴的反转层 限定在量子阱中。在一些实施例中，通过将P+多晶硅用作栅电极的材料， 避免了覆盖层516中的表面沟道。对于NMOS结构52而言，当栅极电压 增大时，高迁移率部分5222的价带Ev将向着栅极结构528和高迁移率部 分5222之间的界面弯曲为足够接近费米能级E_F并导致电子的反转层。此 外，由于应力源部分520自高迁移率部分5222的正导带偏移，因此电子的 反转层限定在量子阱中。

图18至图21是根据一些实施例的通过图15中的CMOS结构500的 制造工艺中的操作形成的半导体结构的示意性截面图。参考图18，去除衬 底的一部分以在衬底500上形成阻挡部分514。已经参考图5-1至图5-3描 述了用于形成阻挡部分514的方法，因此这里省略对其的描述。参考图19， 在衬底500上形成高迁移率层502。参考图20，去除部分高迁移率层502 的一部分以形成通过阻挡部分514分隔开的高迁移率部分5122和5124和 形成位于应力源部分520上的阻挡部分524。参考图21，在具有位于高迁 移率部分5122和5124之间的阻挡部分514和应力源部分520的层上形成 具有覆盖部分516和高迁移率部分5222和5224的层。

参考图15，此外，根据一些实施例，在覆盖部分516、通过阻挡部分 514分隔开的高迁移率部分5122和5124以及衬底500中形成阱区510。在 覆盖部分516上并且沟道区552之上形成栅极结构518和间隔件519，其 中沟道区552由被阻挡部分514分隔开的高迁移率部分5122和5124组成。 在栅极结构518的相对两侧上形成源极区554和漏极区556。类似地，在 沟道区上形成栅极结构528和间隔件529，其中沟道区由被阻挡部分524 分隔开的高迁移率部分5222和5224组成。在栅极结构528的相对两侧上 形成源极区564和漏极区566。

一些实施例具有以下特征和/或优势的一种或组合。在一些实施例中， FinFET结构、纳米线FET结构或平面FET结构在高迁移率沟道区具有阻 挡部分。阻挡部分和高迁移率沟道区由在元素或化合物中具有不同原子百 分比的材料形成，这诱导迁移率提高。因此，由于例如在晶体管的截止状 态期间漏致阻挡降低，阻挡部分降低了泄露电流，并且阻挡部分允许在晶 体管的导通状态期间形成传导沟道。

在一些实施例中，一种场效应晶体管(FET)结构包括：异质结构和 栅极结构。异质结构包括：第一部分、阻挡部分和第二部分，从而使得第 一部分的一部分、阻挡部分和第二部分的一部分形成沟道区，并且第一部 分和第二部分中位于沟道区相对两侧的部分分别形成第一源极或漏极区的 至少一部分和第二源极或漏极区的至少一部分。阻挡部分的带隙与第一部 分和第二部分的带隙都重叠。当沟道区是p型时，阻挡部分相对于每个第 一部分和第二部分都具有正价带偏移，或当沟道区是n型时，阻挡部分相 对于每个第一部分和第二部分都具有正导带偏移。栅极结构被配置在沟道 区上。

在一些实施例中，在一种方法中，提供第一层。去除第一层的第一部 分和第二部分，从而保留位于第一部分和第二部分之间的阻挡部分。外延 生长第三部分和第四部分以代替第一部分和第二部分。阻挡部分的带隙与 每个第一部分和第二部分的带隙都重叠。当沟道区是p型时，阻挡部分相 对于每个第三部分和第四部分都具有正价带偏移，或当沟道区是n型时， 阻挡部分相对于每个第三部分和第四部分都具有正导带偏移。在第三部分 的一部分、阻挡部分和第四部分的一部分上方形成栅极结构。

在一些实施例中，一种半导体结构包括：异质结构、栅极结构、第一 掺杂区和第二掺杂区。异质结构包括与第一部分和第二部分分别形成异质 结的阻挡部分。阻挡部分的带隙与每个第一部分和第二部分的带隙都重叠。 当沟道区是p型时，阻挡部分相对于每个第一部分和第二部分都具有正价 带偏移，或当沟道区是n型时，阻挡部分相对于每个第一部分和第二部分 都具有正导带偏移。栅极结构被配置在异质结构中包括异质结的一部分上。 栅极结构包括介电层和堆叠在介电层上方的栅电极。第一掺杂区和第二掺 杂区分别被配置在位于栅极结构相对两侧的第一部分和第二部分中。每个 第一掺杂区和第二掺杂区都相对于异质结构中上方配置有栅极结构的部分 具有相反的导电类型。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作 为基础来设计或修改用于与本文中所介绍的实施例实施相同的目的和/或 实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等 同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围 的情况下，他们可以对本发明做出多种变化、替换以及改变。