增强型PF-CDPD与门电路及log2型匹配线电路

摘要

本发明提出了一种增强型PF-CDPD“与”门电路及一种可适用于CAM(Content Addressable Memory)等结构的log2型匹配线电路，该增强型PF-CDPD“与”门电路包括反馈管，n个下拉晶体管以及由时钟信号驱动的时钟晶体管，该时钟晶体管将n个下拉晶体管分为上下两部分。本发明的增强型PF-CDPD“与”门电路能够增加预充电阶段存储的电荷量，使一级PF-CDPD“与”门电路上可以串联更多的NMOS管，从而减少字电路的门级数，减小字电路延迟。本发明的log2型匹配线电路由多级门电路构成，在数据位数较宽时能大大缩减组成字电路的门的级数，提高电路的工作速度，且连线复杂度低，利于工程实现。本发明的匹配线电路所有的log2型匹配线电路同时启动，能够大大缩减组成字电路的门的级数，进一步提高速度。

说明书

技术领域

本发明涉及可寻址存储器技术领域，特别涉及一种增强型PF-CDPD(Pseudo-Footless Clock-and-Data Pre-charged Dynamic，伪无脚时钟和数据预充电动态)“与”门电路及log₂型匹配线电路。 

背景技术

大扇入的“与”门结构是集成电路里经常用到的电路，尤其是在按内容寻址存储器中，更需要采用大扇入的“与”门或“与非”门来进行搜索匹配操作。对于大扇入的“与”门结构，传统的方式是采用多米诺结构，如图1(a)所示，与逻辑门组成的电路比较，该多米诺电路的优点是功耗低，速度快，其缺点是每一级电路都需要时钟来驱动，总的时钟负载较大。 

为减少时钟负载，一种方法是采用图1(b)所示的时钟和CDPD“与”门电路，在这种电路结构中，时钟并不是由全局时钟提供，而是每一级的电路输出作为后一级的时钟使用，这样总的时钟负载大大降低，同时，从概率角度看，后级电路启动的概率小，电路功耗可以进一步降低。 

对于图1(b)中所示的CDPD“与”门电路，串联的下拉晶体管的中间节点N₁，N₂...，N_n在每一次预充电过程中都被充到高电平VDD-VTH，这里VDD是电源电压，VTH是下拉晶体管的阈值电压，然后在求值期间又放电到0。CDPD“与”门电路在每次预充电过程中会有大量下拉晶体管的寄生电容被充电，增 加了电路的功耗同时也降低了求值阶段的电路翻转速度，为降低这种结构的CDPD“与”门电路的功耗，2005年台湾的Jinn-Shyan Wang等人提出了改进的电路PF-CDPD“与”门电路，如图1(c)所示，这种结构的电路在预充电阶段，节点N₁到N_n可以不用预充，因此电路功耗可以得到很大降低。 

虽然PF-CDPD“与”门电路结构性能较好，应用广泛，但是这种结构存在着局限性。随着时代的发展，计算机技术的进步，人们对于电子芯片可处理的数据量的要求越来越大，对数据的位数要求越来越宽。而PF-CDPD“与”门电路存在着下拉通道深度不能太大的问题导致数据位数不能太宽。具体说来，如图2所示，M_F是弱反馈管，M₀到M_n-1是PF-CDPD“与”门电路下拉通道上的下拉晶体管。电路工作以预充-求值的方式工作。预充时in＝0，此时Q点被预充到高电平；求值时in＝1，此时Q点由下拉通道导通情况决定。存在两种互相制约的情况。 

情况一，在M₀关断，M₁到M_n-1导通的情况下，电路Q点应该保守高电平，输出不发生翻转。此时M₁到M_n-1的寄生电容与Q点发生电荷共享，导致Q点电位下降最大，也称最坏情况。当串联NMOS管增加时，由于下拉通道上寄生电容的增加导致Q点电位加剧降低，因此M_F要有一定的上拉能力，保证此时Q点还保持在高电平，输出电路不发生错误翻转。保证M_F管子的上拉能力可以通过使管子长度减小或者宽增大的方法来实现。 

情况二，如果，当M₀到M_n-1的栅极接高电平，M₀到M_n-1都打开时，Q点电位应该为低电平，输出发生翻转。如果M_F上拉能力过强，或者串联的M₀到M_n-1的等效下拉能力太弱，导致Q点不能被下拉通道下拉到0电位，电路不能发生翻转，此时电路便发生错误。 

为了增加数据位数，减少字电路的门级数，需要增加单个门上串联的下拉 晶体管的个数。但是当串联的下拉晶体管增加时，为保证上述第一种情况的正确，需要增加反馈管M_F的上拉能力；而另一方面，为保证上述第二种情况的正确，需要减小M_F的上拉能力。这就产生了矛盾，出现不能同时满足第一、第二种情况的时候。因此，图2所示的电路中，反馈管M_F严重限制了最大可串联的下拉晶体管的个数，也就严重增加了字电路的PF-CDPD“与”门电路级数，即增加了字电路延迟。 

为了解决这个问题，Chung-Hsien等人提出了在求值开始时弱化反馈管的反馈作用的一种基于“异或”逻辑的条件反馈结构，“异或”门的作用是延缓反馈管起反馈作用的时间，从而能降低噪声，弱化求值开始时反馈管的作用。而在求值过程中，反馈管又能正常作用。这种方法虽然奏效，但是需要增加“异或”门，这显著增加了版图面积及连线复杂度。 

可见，如何减小反馈管的影响，增加PF-CDPD“与”门电路可串联的晶体管个数是一个研究热点，是一个亟待解决的问题。 

匹配线中门电路的连接方式会影响匹配线的总延迟及功耗。因此，匹配线电路结构是一个研究热点。Jinn-Shyan Wang等人提出了树形匹配线结构，一级“与”门后可以按照树形方式分成上下2个支路，每个支路还可以再分成上下两个支路。此种结构在数据位数较多时会增加级数，从而增加了电路延迟，影响了电路速度。Po-Tsang Huang等人提出了蝶形匹配线结构，一级“与”门之后按照蝶形方式增加后级连接。此种结构虽然功耗较低，但是电路连接过于复杂，难于布局和绘制电路版图，不适合工程应用。因此，如何增加匹配线电路的字线位数，降低功耗，减少电路延迟也是一个亟待解决的问题。 

发明内容

本发明旨在至少解决现有技术中存在的技术问题，特别创新地提出了一种增强型PF-CDPD“与”门电路及一种log₂型匹配线电路。 

为了实现本发明的上述目的，根据本发明的第一个方面，本发明提供了一种增强型PF-CDPD“与”门电路，其包括反馈管，n个下拉晶体管以及由时钟信号驱动的时钟晶体管，所述时钟晶体管将n个下拉晶体管分为上下两部分，所述下拉晶体管的上部分的晶体管的个数为x，所述下拉晶体管的下部分的晶体管的个数为y，所述n＝x+y，所述x、y为正整数。 

本发明的增强型PF-CDPD“与”门电路的时钟驱动的时钟晶体管的位置的不同，能够增加预充电阶段存储的电荷量，使一级PF-CDPD  “与”门电路上可以串联更多的下拉晶体管，从而减少字电路的门级数，减小字电路延迟。 

为了实现本发明的上述目的，根据本发明的第二个方面，本发明提供了一种log₂型匹配线电路，其包括：h级电路，所述h为正整数，所述h级电路的第一级电路与时钟信号连接，所述h级电路的第j级电路包括2^j-1个门电路，所述第j级电路的每一个门电路与第j+1级电路的两个门电路连接，所述j＝1，2，...，h-1，h。 

本发明的log₂型匹配线电路在数据位数较宽时能大大缩减组成字电路的门级数，提高电路的工作速度，且连线复杂度低，利于工程实现。 

为了实现本发明的上述目的，根据本发明的第三个方面，本发明提供了一种匹配线电路，其包括至少两个本发明的log₂型匹配线电路，所述的至少两个log₂型匹配线电路的最后一级电路的所有门电路的信号通过与门输出。 

本发明的匹配线电路的所有log₂型匹配线电路同时启动，能够大大缩减组成字电路的门级数，进一步提高速度。 

本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描 述中变得明显，或通过本发明的实践了解到。 

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中： 

图l是现有的几种“与”门电路结构示意图； 

图2是PF-CDPD“与”门电路的结构示意图； 

图3是本发明增强型PF-CDPD“与”门电路在预充电阶段与求值阶段的寄生电荷共享示意图； 

图4是本发明log₂型匹配线电路示意图； 

图5是本发明匹配线电路示意图。 

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。 

在本发明的描述中，需要理解的是，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。 

在本发明的描述中，除非另有规定和限定，需要说明的是，术语“安装”、 “相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。 

图3是本发明增强型PF-CDPD“与”门电路在预充电阶段与求值阶段的寄生电荷共享示意图，从图中可见，本发明的增强型PF-CDPD“与”门电路包括反馈管，n个下拉晶体管以及时钟信号驱动的时钟晶体管，该时钟晶体管将n个下拉晶体管分为上下两部分，其中，下拉晶体管的上部分的晶体管的个数为x，下拉晶体管的下部分的晶体管的个数为y，n＝x+y，x、y为正整数。 

本发明的增强型PF-CDPD“与”门电路在结构上与传统CDPD“与”门电路的最大差别是时钟驱动的时钟晶体管的位置的不同。本发明增强型PF-CDPD“与”门电路结构中在时钟晶体管上方的下拉晶体管的数目为x，在时钟晶体管下方的下拉晶体管的数目为y，时钟晶体管放置的位置可以用x:y来表示。在本实施方式中，可以根据实际下拉通道的深度以及具体工艺等条件来选择最优的x:y的值。 

如图3所示，时钟晶体管用MCLK2表示，该增强型PF-CDPD“与”门电路以预充-求值的方式工作，其工作过程包括预充电阶段和求值阶段，根据下拉晶体管M₀至M_n-1的导通和截止情况，该增强型PF-CDPD“与”门电路具有多个工作状态，在电路工作的最坏情况下，即当M₀关断，M₁到M_n-1都导通时，电路在预充电阶段，时钟信号为低电平，in＝0，Q点被充电到高电平，位于MCLK1和MCLK2之间的下拉晶体管的寄生电容会充上一定量的电荷。在求值阶段，时钟信号为高电平，in＝1，位于MCLK2管上方的寄生电容会与位于MCLK2管下方的寄生电容共享电荷，则Q点保持高电平，输出out不翻转。由此可见，预充电阶段，MCLK1和MCLK2之间会存储更多的电荷，在求值阶段时，如果不匹配， 则MCLK2上方与下方的中间节点发生电荷共享，Q点的电位会比图2中的PF-CDPD“与”门电路高，经过这样的结构变化，相同的下拉深度，由于电荷共享作用的存在，增强型PF-CDPD  “与”门电路的弱反馈管M_F的上拉能力要求就可以比PF-CDPD  “与”门电路的弱反馈管M_F的上拉能力低，也就是说，增强型PF-CDPD“与”门电路在深度上可以串联更多的NMOS管，从而可以应用于数据位数较宽的场合。从而减少字电路的门级数，减小字电路延迟，加快字电路的工作速度。 

本发明还提供了一种由门电路构成的log₂型匹配线电路，如图4所示，其包括h级电路，h为正整数，该h级电路的第一级电路与时钟信号连接，h级电路的第j级电路包括2^j-1个门电路，第j级电路的每一个门电路与第j+1级电路的两个门电路连接，其中j＝1，2，...，h-1，h。需要说明的是，该log₂型匹配线电路中的门电路可以为但不限于本发明申请保护的增强型PF-CDPD“与”门电路、Domino“与”门电路、CDPD“与”门电路、PF-CDPD“与”门电路之一或两种以上，其他可适用于此处的门电路也可应用在本发明中，因此也应包含在本发明的保护范围之内。本发明的门电路可以有多种结构供选择，在本实施方式中，门电路以本发明申请保护的增强型PF-CDPD  “与”门电路为例说明，h级电路中的所有“与”门电路串联W个下拉晶体管，下拉晶体管数量相等。在本发明的其他优选实施方式中，h级电路中的“与”门电路的下拉晶体管数量可以不相等。 

为了进一步加快电路速度，本发明提供了一种匹配线电路，其采用至少两个log₂型匹配线电路同时工作的方式，所有的log₂型匹配线电路的最后一级电路的所有门电路的信号通过与门输出，产生最后的结果。在本发明的一种优选实施方式中，所有的log₂型匹配线电路的门电路级数相等。在本发明的另 外的优选实施方式中，不同的log₂型匹配线电路的门电路级数不相等。在匹配线电路中，门电路可以为但不限于本发明申请保护的增强型PF-CDPD“与”门电路、Domino“与”门电路、CDPD“与”门电路、PF-CDPD“与”门电路之一或两种以上，其他可适用于此处的门电路也可应用在本发明中，因此也应包含在本发明的保护范围之内。在本实施方式中，门电路以本发明申请保护的增强型PF-CDPD  “与”门电路为例说明，匹配线电路采用左右两路同时工作的方式，两路的结果进行“与”操作，产生最后的结果，如图5所示的匹配线电路，其包括两个本发明的log₂型匹配线电路，所有log₂型匹配线电路的最后一级电路的所有“与”门电路的信号通过与门输出。在本实施方式中，左右两边的log₂型匹配线门电路级数可以根据需要增加，并且左右两边的log₂型匹配线电路的门电路级数可以不相等，每一个log₂型匹配线电路的h级电路中的所有“与”门电路串联W个下拉晶体管，下拉晶体管数量相等。在本发明的其他优选实施方式中，h级电路中的“与”门电路的下拉晶体管数量可以不相等。 

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。 

尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。