一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件及其制备方法

摘要

本发明提供了一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件及其制备方法，所述CMOS器件包括N型MOS晶体管和P型MOS晶体管，在所述N型MOS晶体管和P型MOS晶体管栅极的栅极槽中，均包括一金属氧化物介电材料层，并通过向所述金属氧化物介电材料层注入不同功函数的离子，从而增大N型MOS晶体管栅极靠近漏极端或是靠近漏极与源极两端的功函数，而减小P型MOS晶体管栅极靠近漏极端或是靠近漏极与源极两端的功函数，从而抑制CMOS器件的漏极感应势垒降低效应。本发明通过改变CMOS器件漏极端或是靠近漏极与源极两端的功函数而有效抑制DIBL效应的同时，不会造成漏端PN结漏电流额外增大，有效提高半导体芯片的性能；而且本方法工艺流程简单，实施成本低，不会造成额外的成本负担。

说明书

技术领域

本发明涉及一种集成电路制造方法，尤其涉及一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件。

背景技术

漏极感应势垒降低 (Drain induction barrier lower, DIBL) 效应是在半导体制备工艺中，小尺寸场效应晶体管（FET）中所出现的一种不良现象，即当沟道长度减小、漏区源区间电压（Vds）增加，使得漏结与源结的耗尽层靠近时，沟道中的电力线可以从漏区穿越到源区，并导致源极端势垒高度降低，从而使源区注入到沟道的载流子数量增加，结果导致漏极电流增加。而当沟道长度越短时，DIBL效应就越严重。

这种DIBL效应导致半导体器件阈值因受工作电压影响而发生偏移，并使得半导体的泄漏电流增加，栅极能力出现减弱现象。其对于半导体发展的主要影响表现在以下三个方面： 1）使场效应晶体管（FET）的阈值电压降低，影响到器件的整个性能； 2）使输出伏安特性曲线不饱和，即导致输出交流电阻降低、器件的电压增益下降； 3）其限制小尺寸金属氧化物半导体晶体管（MOSFET）尺寸进一步缩小，限制极大规模集成电路（ULSI）的集成度进一步提高。由于DIBL现象，阻碍了半导体小型多功能化进一步发展。

传统抑制DIBL效应的方法主要通过栅下面漏端附近的高掺杂来实现，其主要采取的方法有以下几种，1）Halo杂质注入；2）沟道埋层杂质注入；3）源区/漏区（S/D）浅结；4）薄栅氧层；5）高衬底杂质浓度；6）高衬底偏置电压。然而采用上述方法在抑制DIBL的同时漏端PN结漏电流也随之增大。为了避免在抑制DIBL效应显现同时所带来的新问题，有人采用绝缘体上硅(Silicon on Insulator, SOI)衬底或是在硅衬底中预先决定的区域中引入空洞的空洞层上硅(Silicon on Nothing, SON)衬底，从而抑制在半导体制备过程中的DIBL效应。但上述两种衬底的制备工艺复杂，成本高。

 

而且上述所有这些用于抑制DIBL效应的方法都使得靠近漏端的电场更多受栅电压控制，从而达到抑制DIBL效应，非通过PN结势垒控制靠近漏端的电场从而达到目的，其无法完全解决DIBL效应的发生。

发明内容

本发明提供了一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件，其针对现有抑制DIBL效应的不足，通过向半导体栅极靠近漏极处注入离子从而局部改变栅极的功函数，从而达到抑制DIBL效应的目的的同时，不会造成漏端PN结漏电流的额外增加。

本发明一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件通过以下技术方案实现其目的：

一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件，所述后栅极工艺 CMOS器件包括N型MOS晶体管和P型MOS晶体管，其中，

在所述N型MOS晶体管和P型MOS晶体管的栅极中，均包括位于高介电层及覆盖于所述高介电层上方的一金属氧化物介电材料层，其中，所述高介电层下方还可以可选地生长一薄氧化层。分别在所述N型MOS晶体管和P型MOS晶体管的栅极中各自的金属氧化物介电材料层中，在靠近源极与漏极的两端或其中一端注入离子，改变金属氧化物介电材料层靠近源极漏极两端或靠近漏极的一端的功函数；从而抑制N型MOS晶体管和P型MOS晶体管的漏极感应势垒降低效应。

上述的后栅极工艺 CMOS器件，其中，在所述高介电层下方还包括一层薄氧化层。

上述的后栅极工艺 CMOS器件，其中，向所述N型MOS晶体管的栅极的金属氧化物介电材料靠近漏极端中注入拥有大功函数的离子，增高靠近漏极端的沟道的电子势垒，从而抑制N型半导体漏极感应势垒降低效应； 

向所述P型MOS晶体管中的栅极的金属氧化物介电材料中注入拥有小功函数的离子，增高靠近漏极端的沟道的空穴势垒，从而以抑制P型半导体漏极感应势垒降低效应。

上述的后栅极工艺 CMOS器件，其中， 

向所述N型MOS晶体管的金属氧化物介电材料层中，靠近漏极与源极两端注入拥有大功函数的离子，使得所述金属氧化物介电材料层中靠近漏极与源极两端的功函数大于所述金属氧化物介电材料层位于所述漏极与源极之间的中间部分的功函数；

向所述P型MOS晶体管的金属氧化物介电材料层中，靠近漏极与源极两端注入拥有小功函数的离子，使得所述金属氧化物介电材料层中靠近漏极与源极两端的功函数小于所述金属氧化物介电材料层位于所述漏极与源极之间的中间部分的功函数。

上述的后栅极工艺 CMOS器件，其中，所述的拥有大功函数的离子为以B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg或Po元素为基的离子；所述的拥有小功函数的离子为以Li、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac或Th元素为基的离子。

一种制备上述结构的抑制漏极感应势垒降低效应的后栅极工艺CMOS器件的方法，其中，所述制备方法包括以下步骤，

步骤一：在衬底上确立N型MOS晶体管和P型MOS晶体管的制备区域；

在N型MOS晶体管制备区域和P型MOS晶体管制备区域均覆盖一层高介电层及一层金属氧化物介电材料层，其中，高介电层下方还可以可选地生长一薄氧化层，；所述高介电层、金属氧化物介电材料层均形成在栅极槽中；

步骤二：分别向N型MOS晶体管和P型MOS晶体管的栅极槽内，裸露在外的金属氧化物介电材料层靠近漏极端处注入离子，从而改变各自栅极槽内靠近漏极端部分的金属氧化物介电材料层的功函数；

其中，向所述N型MOS晶体管栅极槽内的金属氧化物介电材料层中注入拥有大功函数的离子；

向所述P型MOS晶体管栅极槽内的金属氧化物介电材料层中注入拥有小功函数的离子。

步骤三：向所述栅极槽内壁及底部覆盖一层金属阻挡层；并向所述栅极槽内填充低电阻金属，并完成栅极制备。所述的低电阻金属优选采用金属铝或者钛或钽的金属化合物。

上述的抑制漏极感应势垒降低效应的后栅极工艺 CMOS器件的方法，其中，在所述步骤一中，在N型MOS晶体管制备区域和P型MOS晶体管的栅极槽中，位于所述高介电层下方还覆盖有一层薄氧化层。

上述的抑制漏极感应势垒降低效应的后栅极工艺 CMOS器件的方法，其中，

在所述步骤二中，采用倾斜注入法分别向N型MOS晶体管和P型MOS晶体管的栅极槽内的金属氧化物介电材料层的靠近漏极处注入改变所述金属氧化物介电材料层功函数的离子。

上述的方法，其中，在所述步骤二中，分别向N型MOS晶体管和P型MOS晶体管的栅极槽内，裸露在外的金属氧化物介电材料层靠近源极与漏极的两端注入改变金属氧化物介电材料层两端的功函数的离子； 

其中，向所述N型MOS晶体管栅极槽内的金属氧化物介电材料层靠近源极与漏极的两端注入拥有大功函数的离子；

向所述P型MOS晶体管栅极槽内的金属氧化物介电材料层靠近源极与漏极的两端注入拥有小功函数的离子。

上述的方法，其中，所述的离子注入方法采用倾斜注入法，即将离子采用180度双向注入，或是90度四向将离子由所述栅极槽开口处倾斜注入到金属氧化物介电材料层靠近源极与漏极的两端。

上述的方法，其中，在所述步骤二中，分步向N型MOS晶体管和P型MOS晶体管的栅极槽内的金属氧化物介电材料中注入改变其各自内部的金属氧化物介电材料层功函数的离子，其中，在完成N型MOS晶体管或P型MOS晶体管其中一个的金属氧化物介电材料层离子注入后，采用光阻覆盖住先完成的N型MOS晶体管或P型MOS晶体的管栅极槽开口，之后再向另一个栅极槽内注入改变其中的金属氧化物介电材料层功函数的离子。

上述的制备抑制漏极感应势垒降低效应的后栅极工艺 CMOS器件的方法，其中，所述的拥有大功函数的离子为以B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg或Po元素为基的离子；所述的拥有小功函数的离子为以Li、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac或Th元素为基的离子。

本发明为先基本完成N型MOS晶体管和P型MOS晶体管的栅极的模型，其中包括源漏极的离子注入，源、漏极的确立，以及栅极的基本结构确立，其中可选地，包括栅极分别在N型MOS晶体管和P型MOS晶体管栅极的最外围包裹一层应力通孔刻蚀停止层（CESL），其中，N型MOS晶体管和P型MOS晶体管的栅极的所述CESL采用不同应力的材料制成。

再通过在N型MOS晶体管和P型MOS晶体管的栅极上方开一栅极槽，向栅极内的金属氧化物介电材料层注入可改变金属氧化物介电材料层功函数的离子。上述工艺均为本领域半导体制备工艺中的常规技术，在本说明书中不再做过多阐述。

采用本发明抑制漏极感应势垒降低效应的后栅极工艺CMOS器件及其制备方法的优点在于：

采用本发明一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件通过在半导体制备过程中，增加半导体栅极靠近漏极端的电子势垒/空穴势垒从而有效抑制DIBL效应，并在有效抑制DIBL效应的同时，不会造成漏端PN结漏电流额外增大，有效提高半导体芯片的性能；而且本方法工艺流程简单，实施成本低，不会造成额外的成本负担。

附图说明

图1为本发明的实施例1的结构示意图；

图2为本发明的实施例2的结构示意图；

图3为本发明的实施例1的制备过程示意图；

图4为本发明的实施例2的制备过程示意图。

具体实施方式

一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件，CMOS器件包括N型金属氧化物半导体（NMOS）晶体管和P型金属氧化物半导体（PMOS）晶体管，在所述N型MOS晶体管的栅极中，通过向N型MOS晶体管的栅极靠近漏极端，或是同时向靠近源极、漏极两端注入拥有大功函数的离子，从而提高N型MOS晶体管的栅极靠近漏极端一端，或是同时提高栅极中靠近源极、漏极两端的功函数，使在工作时，所述栅极在所需的平带电压变大，这样使得在其沟道中，靠近漏极端的电子势垒或靠近源极与漏极端的电子势垒同时增大，从而有效抑制N型半导体漏极感应势垒降低效应； 

而在所述P型MOS晶体管中的栅极中，通过向P型MOS晶体管的栅极靠近漏极端，或是同时向靠近源极、漏极两端注入拥有小功函数的离子，从而减小P型MOS晶体管的栅极靠近漏极端一端，或是同时减小栅极中靠近源极、漏极两端的功函数，使在工作时，所述栅极在所需的平带电压绝对值变大，这样使得在其沟道中，靠近漏极端的空穴势垒或靠近源极与漏极端的空穴势垒同时增大，从而有效抑制P型半导体漏极感应势垒降低效应。 

而上述在NMOS中，采用的所述的拥有大功函数的离子可以为以B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg或Po元素为基的离子；而在PMOS中，所采用的所述的拥有小功函数的离子可以为以Li、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac或Th元素为基的离子。

下面通过具体实施例对于本发明作进一步阐述，但本发明的保护范围并不局限于这些实施例。

实施例1

如图1所示，本发明提供了一种抑制漏极感应势垒降低效应的后栅极工艺CMOS器件，所述后栅极工艺 CMOS器件包括N型MOS晶体管和P型MOS晶体管。在所述N型MOS晶体管和P型MOS晶体管的栅极中，均包括一高介电层1及覆盖于所述高介电层1上方的一金属氧化物介电材料层2，高介电层1下方可以还包括可选地生长一薄氧化层。

其中，在所述N型MOS晶体管的金属氧化物介电材料层2中，在靠近漏极端部分21注入有拥有大功函数的离子，这样提高了所述金属氧化物介电材料层2靠近漏极端部分21的功函数，在使用过程中，增大了栅极在漏极端所需的平带电压，这样使得在其沟道中，靠近漏极端的电子势垒大于靠近源极端的电子势垒，从而有效抑制N型半导体漏极感应势垒降低效应。

在所述P型MOS晶体管中的栅极的金属氧化物介电材料层2中，在靠近漏极端部分24注入有拥有小功函数的离子，从而减小了金属氧化物介电材料层2靠近漏极端的功函数，使得在使用过程中，增大了栅极在漏端所需的平带电压绝对值，而在其沟道中，栅极靠近漏极端的空穴势垒大于靠近源极端的空穴势垒，从而有效抑制P型半导体漏极感应势垒降低效应。

图中，在所述N型MOS晶体管与所述P型MOS晶体管的栅极槽内，在所述金属氧化物介电材料层2上方，以及所述栅极槽的内壁均覆盖有一层金属阻挡层6，并且在栅极槽内还填充有低电阻金属7，如金属铝或者钛或钽的金属化合物。而在所述CMOS器件的N型MOS晶体管区域与所述P型MOS晶体管区域的源漏离子区域上方，以及两个栅极的外围，可选地，还可覆盖有一层通孔刻蚀停止层（CESL）81和82，但值得注意的是，位于N型MOS晶体管区域的所述CESL81与位于P型MOS晶体管区域的CESL82为采用不同应力的材料制成。

而如图3所示，上述实施例1的CMOS器件的制备方法包括以下步骤，

步骤一：在衬底上确立N型MOS晶体管和P型MOS晶体管的制备区域；

在N型MOS晶体管制备区域和P型MOS晶体管制备区域均覆盖一层高介电层及一层金属氧化物介电材料层，所述高介电层1下方还可以可选地生长一薄氧化层。其中，所述高介电层1、金属氧化物介电材料层2均形成在栅极槽中；

步骤二：向N型MOS晶体管的栅极槽31内的，裸露在外的金属氧化物介电材料层2靠近漏极端部分21采用倾斜注入法注入拥有大功函数的离子，从而增大N型MOS晶体管的栅极槽31内的金属氧化物介电材料层2靠近漏极端的功函数。

所述N型MOS晶体管的金属氧化物介电材料层注入拥有大功函数的离子完成后，用光阻5覆盖所述栅极槽31，并向所述P型MOS晶体管的栅极槽32内的金属氧化物介电材料层2的靠近漏极端部分24采用倾斜注入法注入拥有小功函数的离子，从而减小P型MOS晶体管的栅极槽32内的金属氧化物介电材料层2靠近漏极端的功函数。

步骤三：待离子注入完毕后，除去光阻5，并分别向所述两个栅极槽31与32内壁及底部覆盖一层金属阻挡层6；并向所述栅极槽内31和32内填充低电阻金属7，采用的低电阻金属优选金属铝或者钛或钽的金属化合物。之后再通过抛光等后续步骤完成N型MOS晶体管和P型MOS晶体管栅极制备。

所述的采用的拥有大功函数的离子为以B、C、Al、Ti、Cr、Ni、Ge、As、Se、Rh、Pd、Te、Re、Pt、Au、Hg或Po元素为基的离子；所述的拥有小功函数的离子为以Li、Mg、Ca、Sc、Mn、Ga、Rb、Sr、Y、Zr、Nb、In、Cs、Ba、La、Nd、Pr、Pm、Gd、Dy、Ho、Tb、Yb、Tm、Er、Lu、Hf、Ta、Pb、Fr、Ra、Ac或Th元素为基的离子。

需注意的是，在步骤二中，也可以先向P型MOS晶体管栅极的金属氧化物介电材料层2的靠经漏极端部分24注入拥有小功函数的离子，然后在向N型MOS晶体管栅极的金属氧化物介电材料层2的靠经漏极端部分21注入拥有大功函数的离子，即：

向P型MOS晶体管的栅极槽32内的，裸露在外的金属氧化物介电材料层2靠近漏极端部分24采用倾斜注入法注入拥有小功函数的离子，从而减小P型MOS晶体管的栅极槽32内的金属氧化物介电材料层2靠近漏极端的功函数。

所述P型MOS晶体管的金属氧化物介电材料层注入拥有小功函数的离子完成后，用光阻5覆盖所述栅极槽32，并向所述N型MOS晶体管的栅极槽31内的金属氧化物介电材料层2的靠近漏极端部分21采用倾斜注入法注入拥有大功函数的离子，从而增大N型MOS晶体管的栅极槽31内的金属氧化物介电材料层2靠近漏极端的功函数。其不影响最后制成的CMOS器件性能。

而上述步骤为本发明中主要步骤的描述，其中步骤二中，N型MOS晶体管和P型MOS晶体管的栅极的模型建造，其中包括源漏极的离子注入、源、漏极的确立、N型MOS晶体管和P型MOS晶体管的栅极上方开一栅极槽、以及栅极分别在N型MOS晶体管和P型MOS晶体管栅极的最外围可选地包裹一层应力通孔刻蚀停止层（CESL），和在步骤三种的抛光等这些工序步骤均为半导体制造领域中常规技术，所以在本说明书中不再详细阐述。

实施例2

如图2所示，本实施例的CMOS结构与上述实施例1的区别在于，

本实施例中，在N型MOS晶体管的栅极槽31内的金属氧化物介电材料层2靠近源极端部分25与靠近漏极端部分26都注入有拥有大功函数的离子，从而提高所述介电材料靠近源极端部分25与靠近漏极端部分26的功函数，使两者的功函数大于漏极端与源极端中间部分27的功函数。这样可以增大栅极在漏极端与源极端所需的平带电压，而在其沟道中，靠近源极与漏极两端的电子势垒同时增大，从而有效抑制N型半导体漏极感应势垒降低效应。

而在P型MOS晶体管的栅极槽32内的金属氧化物介电材料层2靠近源极端部分28与靠近漏极端部分29都注入有拥有小功函数的离子，从而减小所述金属氧化物介电材料层2靠近源极端部分28与靠近漏极端部分29的功函数，使两者的功函数小于漏极端与源极端中间部分30的功函数。这样也可以增大栅极在漏极端与源极端所需的平带电压绝对值，而在其沟道中，靠近源极与漏极两端的空穴势垒同时增大，从而有效抑制P型半导体漏极感应势垒降低效应。

而其制备方法实施例1不同之处在于，

在步骤二中，采用180度双向注入，或是90度四向，向所述N型MOS晶体管栅极槽31内的金属氧化物介电材料层2靠近源极端部分25与靠近漏极端部分26同时注入拥有大功函数的离子；

而向所述P型MOS晶体管栅极槽32内的金属氧化物介电材料层2靠近源极端部分28与靠近漏极端部分29，采用180度双向注入，或是90度四向同时注入拥有小功函数的离子。

从而改变P型MOS晶体管的栅极槽32与N型MOS晶体管的栅极槽31内的金属氧化物介电材料层2靠近源极与靠近漏极两端的功函数。

以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。